JAJU869 January   2024

 

  1.   1
  2.   概要
  3.   リソース
  4.   特長
  5.   アプリケーション
  6.   6
  7. 1システムの説明
  8. 2システム概要
    1. 2.1 ブロック図
    2. 2.2 設計上の考慮事項
    3. 2.3 一般レイアウトに関する推奨事項
      1. 2.3.1 DLPC3436 レイアウトのガイドライン
        1. 2.3.1.1 PLL 電力のレイアウト
        2. 2.3.1.2 I2C インターフェイス性能
        3. 2.3.1.3 DMD 制御および サブ LVDS 信号
        4. 2.3.1.4 レイアウト レイヤの変更
        5. 2.3.1.5 スタブ
        6. 2.3.1.6 終端
        7. 2.3.1.7 ビアの配線
      2. 2.3.2 FPGA DDR2 SDRAM インターフェイスの配線
      3. 2.3.3 DLPA2005 レイアウトに関する推奨事項
        1. 2.3.3.1 レイアウトのガイドライン
        2. 2.3.3.2 レイアウト例
        3. 2.3.3.3 熱に関する注意事項
      4. 2.3.4 DMD フレックス ケーブル インターフェイスのレイアウト ガイドライン
    4. 2.4 主な使用製品
  9. 3ハードウェア
    1. 3.1 ハードウェア要件
  10. 4設計とドキュメントのサポート
    1. 4.1 デザイン ファイル
      1. 4.1.1 回路図
      2. 4.1.2 BOM
      3. 4.1.3 レイアウト ファイル
      4. 4.1.4 メカニカル ファイル
    2. 4.2 ソフトウェアおよび FPGA コード
    3. 4.3 ドキュメントのサポート
    4. 4.4 サポート・リソース
    5. 4.5 商標

2.3.2 FPGA DDR2 SDRAM インターフェイスの配線

FPGA から DDR2 SDRAM へのインターフェイスは、400MHz DDR クロック レートに基づいています。Intel® Cyclone® IV E FPGA (EP4CE15M9C7N) からアライアンス DDR2 SDRAM (AS4C64M8D2-25BIN) へのインターフェイス図を図 2-3 に示し、推奨インターフェイス レイアウト ガイドラインを表 2-5 に定義しています。

GUID-20230209-SS0I-ZQVP-NQBP-GSGZL9D1CKT8-low.png図 2-3 FPGA-DDR2 インターフェイス
表 2-5 推奨する FPGA-DDR2 PCB マッチングおよびパターンの遅延
グループ グループ名 グループ内の長さの一致 他の信号に対する長さの一致 その他のルーティング要件
MEM_ADDR[13：0]、MEM_BA[2:0]、MEM_CASn、MEM_RASn、MEM_WEn、MEM_ODT MEM_CKE、MEM_CSn アドレス / 管理グループ グループ内 ±50ps MEM_CLK および MEM_CLK_N より 0ps～15ps 小さい 50Ω - DDR2 パターン端に終端を配置 - 最大長 250ps - 最小長 200ps
MEM_DQ[7:0]、MEM_DM、MEM_DQS データ グループ グループ内 ±10ps MEM_CLK、MEM_CLK_N ±10ps 50Ω - 内部レイヤを使用 - 同じレイヤで配線 - FPGA パターン端に終端を配置 - 最大長 250ps - 最小長 200ps
MEM_CLK、MEM_CLK_N CLK グループ グループ内 ±2ps MEM_DQS ±2ps は、ADDR および CNTL グループよりも 0ps～15ps 長い値である必要があります 100 差動 - 外部レイヤのパターンを最小化 - 内部レイヤを使用 - 最大長 250ps - 最小長 200ps

PCB 配線の最良事例：

  • 可能な場合は、PCB の内部レイヤを使用
  • DDR_DQ(7：0)、MEM_DM、DDR_DQS を同じレイヤに配線