JAJU904A October   2023  – June 2024

 

  1.   1
  2.   概要
  3.   リソース
  4.   特長
  5.   アプリケーション
  6.   6
  7. 1システムの説明
    1. 1.1 主なシステム仕様
  8. 2システム概要
    1. 2.1 ブロック図
    2. 2.2 設計の考慮事項
    3. 2.3 主な使用製品
      1. 2.3.1 TIOL112
      2. 2.3.2 MSPM0L1306
  9. 3ハードウェア、テスト要件、およびテスト結果
    1. 3.1 ハードウェア要件
    2. 3.2 テスト構成
    3. 3.3 テスト結果
      1. 3.3.1 TCD_PHYL_INTF_TRENHIGH と TCD_PHYL_INTF_TRENLOW
      2. 3.3.2 TCD_PHYL_INTF_UARTTRANSDELAY
      3. 3.3.3 TCD_PHYL_INTF_RESPONSETIME
      4. 3.3.4 TCD_PHYL_INTF_ISIRD
  10. 4設計とドキュメントのサポート
    1. 4.1 設計ファイル
      1. 4.1.1 回路図
      2. 4.1.2 BOM
    2. 4.2 ツールとソフトウェア
    3. 4.3 ドキュメントのサポート
    4. 4.4 サポート・リソース
    5. 4.5 商標
  11. 5著者について
  12. 6改訂履歴

3.3 テスト結果

表 3-3 に、IO-Link テスト仕様に従った物理層テストと、このリファレンス デザインの結果を示します。

表 3-3 物理層のテスト
ID 名称 構成 仕様 (条項) 結果
SDCI_TC_0011 TCD_PHYL_INTF_ISD デバイスの L+ での静的電源電流の測定 5.3.2.3 の表 6 を参照してください ISDIOLmax (VSD = 18V)：12.3mA ISDIOLmax (VSD = 30V)：13.6mA
SDCI_TC_0012 TCD_PHYL_INTF_ISIRD パワーオン時に、デバイスの電流と通信が監視されます。パワーオン時のデバイスの充電要件と動作は、最小および最大電源条件で検証されています。 5.3.2.3 の表 6 と 5.4.1 の表 10 を参照してください QISD (VSD = 18V)：< 3.5mA 起動カウント (VSD = 30V)：1 QISD (VSD = 18V)：< 3.5mA 起動カウント (VSD = 30V)：1
SDCI_TC_0013 TCD_PHYL_INTF_VRESHIGH デバイスのハイサイド ドライバのドライバ機能。
50mA の負荷条件での電源 L+ と C/Q(1) 出力間の電圧降下の測定。		 5.3.2.4 の表 7 を参照してください VCQ (VSD = 18V)：0.13V VCQ (VSD = 30V)：0.13V
SDCI_TC_0014 TCD_PHYL_INTF_VRESLOW デバイスのローサイド ・ドライバのドライバ機能。
50mA のシンク電流における負電源 L- と C/Q 出力間の電圧降下の測定値。		 5.3.2.4 の表 7 を参照してください VCQ (VSD = 18V)：0.13V VCQ (VSD = 30V)：0.13V
SDCI_TC_0015 TCD_PHYL_INTF_IQQD 受信モードでの C/Q に対する静止電流の測定 5.3.2.4 の表 7 を参照してください ICQ (VSD = 18V、VID = 13V)：< 1μA ICQ (VSD = 18V、VID = VSD)：< 1μA ICQ (VSD = 30V、VID = 13V)：< 1μA ICQ (VSD = 30V、VID = VSD)： < 1μA
SDCI_TC_0016 TCD_PHYL_INTF_VTHHD C/Q での High レベルのスレッショルド電圧の測定 5.3.2.2 の表 5 を参照してください 遷移 0 → 1 での VID (VSD = 18V)：遷移 0 → 1 での 11.1V VID (VSD = 30V)：11.1V
SDCI_TC_0017 TCD_PHYL_INTF_VTHLD C/Q での Low レベルのスレッショルド電圧の測定 5.3.2.2 の表 5 を参照してください 遷移 1 → 0 での VID (VSD = 18V)：遷移 1 → 0 での 10.4V VID (VSD = 30V)：10.4V
SDCI_TC_0018 TCD_PHYL_INTF_VHYSD VTHHD と VTHLD に基づく C/Q でのヒステリシス電圧の計算 5.3.2.2 の表 5 を参照してください VHYSD (VSD = 18V)：0.7V VHYSD (VSD = 30V)：0.7V
SDCI_TC_0300 TCD_PHYL_INTF_VOLTRANGECQ デバイスの動作は、電源電圧を超える信号電圧にさらされた後でテストされます 5.3.2.2 の表 5、VIL および VIH を参照してください 通信の確立
SDCI_TC_0027 TCD_PHYL_INTF_TRENHIGH デバイスは、ウェークアップ要求を正常に受信すると、ハイサイド出力ドライバを解放します。C/Q の High 信号でデバイスのウェークアップ受信イネーブル遅延を測定します。遅延時間は、L+ から C/Q および C/Q から L の間に抵抗分圧器を適用して測定します。 5.3.3.3 の表 10 を参照してください C/Q = High での tREN：
93µs
SDCI_TC_0028 TCD_PHYL_INTF_TRENLOW 本デバイスは、ウェークアップ要求を正常に受信した後、ローサイド出力ドライバを解放するものとします。C/Q Low でデバイスのウェークアップ受信イネーブル遅延を測定します。遅延時間は、L+ から C/Q および C/Q から L の間に抵抗分圧器を適用して測定します。 5.3.3.3 の表 10 を参照してください C/Q = Low での tREN：
94µs
SDCI_TC_0304 TCD_PHYL_INTF_UARTTRANSDELAY デバイスの応答メッセージについて、2 つの連続した UART フレーム間の遅延時間が測定されます。 A.3.4 の 式 (A.4) を参照してください t2min：0 TBIT t2max： 0 TBIT
SDCI_TC_0305 TCD_PHYL_INTF_RESPONSETIME マスタ ・メッセージからデバイス応答メッセージまで (最後の UART フレームの終了から最初の UART フレームの開始まで) の遅延時間を測定します。 A.3.5 の 式 (A.5) を参照してください tAmin：4.25 TBIT tAmax：4.25 TBIT
(1) C/Q = 通信 (C) またはスイッチング (Q) 信号 (SIO) 用の接続