提案する CLLLC コンバータでは、トランスの両側に GaN スイッチング デバイスを配置します。このスイッチは、双方向機能を追加し、同期整流を使用して効率を向上させるために必要です。GaN ベースの設計では、第 3 象限の損失が大きくなる可能性があるため、同期整流 (SR) は非常に重要です。

ZVS と高い効率を維持するには、1 次側と SR の制御方式が重要になります。負荷によっては、整流デバイスを流れる電流が不連続になる可能性があるため、電流がゼロになった時点でスイッチをオフにする必要があります。スイッチのターンオフが早いと、第 3 象限の損失が増大する可能性があります。ターンオフが遅いと、2 次側から 1 次側に電流が流れる可能性があります。この電流により、1 次側のターンオフ電流が減少し、1 次側で非 ZVS スイッチングが発生します。さらに、逆電流が流れると、無効電力が発生し、全体の効率が低下します。

SR タイミング トランスの 2 次側電流を制御するには、ゼロクロスを検出する必要があります。電流測定の伝搬遅延は非常に小さくする必要があります。通常はロゴスキー コイルを使用しますが、この設計では TCMS1133 ホール センサを使用しました。この電流センサの伝搬遅延の標準値は 50ns です。電流センサの出力は、C2000 マイコンの CMPSS ユニットに配線しました。CMPSS ユニットは、2 次側電流がゼロに近くなった瞬間に EPWM モジュールのトリップ信号を生成します。スイッチング サイクルの開始時は電流信号にノイズが多いため、誤トリップを避けるためにブランキング時間を使用しています。

図 3-9 CLLLC 変調方式.

LLC1 と LLC2 はどちらも 50% デューティ サイクルにセトリングされます。これらの EPWM モジュールは、ゼロ位相シフトから始まります。アプリケーションのソフトスタート (SS) の間、シーケンスが 図 3-9 に示す状態に達するまで、両方のユニット間で位相シフトが徐々に増加していきます。

H 信号および L 信号の SR 信号は、TBCNT がそれぞれゼロおよび周期値に達するとオンになります。SR に対応する EPWM には LLC2 への半周期の位相シフトがあるため、LLC2 と SR の立ち上がりエッジは時間内になります。短いブランキング時間の間に SR 信号が強制的にオン状態になります。この時間は、スイッチング ノイズ後に電流信号を安定させるために必要です。ブランキング ウィンドウが終わると、EPWM モジュールは CMPSS モジュールからのトリップ信号のリッスンを開始します。電流信号がスレッショルドに達した場合は、サイクルが終了する前に SR 信号がオフになります。いずれにしても、スイッチング サイクルの終わりには信号がオフになり、ブランキング ウィンドウは次の半周期に向けて再スタートします。

電流センシング、アイソレータ、ターンオフ プロセスの遅延を補償するため、電流スレッショルドは多少の余裕を持たせて選択しています。これにより、第 3 象限の損失が追加で発生しますが、共振設計ではスイッチング サイクルの終わりの電流がゼロに近く、これらの損失は小さくなります。

SS の間、SR はオフになり、整流では第 3 象限導通が使用されます。

逆方向の動作の場合は、1 次側と 2 次側の役割を入れ替え、C2000 で CMPSS/EPWM 信号を再初期化する必要があります。