JAJU957 November   2024

 

  1.   1
  2.   概要
  3.   リソース
  4.   特長
  5.   アプリケーション
  6.   6
  7. 1システムの説明
    1. 1.1 用語
    2. 1.2 主なシステム仕様
  8. 2システム概要
    1. 2.1 ブロック図
    2. 2.2 主な使用製品
      1. 2.2.1 IWRL6432
    3. 2.3 設計上の考慮事項
      1. 2.3.1 リファレンス デザインの特長
    4. 2.4 IWRL6432 リファレンス デザインのアーキテクチャ
      1. 2.4.1 IWRL6432：BOM 最適化デザイン
        1. 2.4.1.1 デバイス電源トポロジ
      2. 2.4.2 電源分配ネットワーク
      3. 2.4.3 内部 LDO
        1. 2.4.3.1 低消費電力モードの有効化および無効化
        2. 2.4.3.2 1.4V 電源：APLL およびシンセサイザ
          1. 2.4.3.2.1 APLL 1.4V
          2. 2.4.3.2.2 SYNTHESIZER 1.4V 電源
        3. 2.4.3.3 1.2V 電源
          1. 2.4.3.3.1 RF 1.2V 電源
        4. 2.4.3.4 RF 1.0V 電源
      4. 2.4.4 部品選定
        1. 2.4.4.1 1.8V DC/DC レギュレータ
          1. 2.4.4.1.1 強制 PWM モード スイッチングの必要性
          2. 2.4.4.1.2 スペクトラム拡散クロックの重要性
        2. 2.4.4.2 3.3V 低ドロップアウト レギュレータ
        3. 2.4.4.3 FLASH メモリ
        4. 2.4.4.4 水晶振動子
  9. 3システム設計理論
    1. 3.1 アンテナの仕様
      1. 3.1.1 アンテナの要件
      2. 3.1.2 アンテナの向き
      3. 3.1.3 帯域幅および反射損失
      4. 3.1.4 アンテナのゲイン プロット
    2. 3.2 アンテナ アレイ
      1. 3.2.1 3D 検出機能を備えた 2D アンテナ アレイ
      2. 3.2.2 2D 検出機能を備えた 1D アンテナ アレイ
    3. 3.3 PCB
      1. 3.3.1 ビア イン パッドの排除
      2. 3.3.2 マイクロ ビア プロセスの排除
    4. 3.4 構成パラメータ
      1. 3.4.1 アンテナの形状
      2. 3.4.2 範囲および位相の補償
      3. 3.4.3 チャープ構成
    5. 3.5 回路図とレイアウトの設計条件
      1. 3.5.1 BOM 最適化トポロジにおける内部 LDO 出力デカップリング コンデンサおよびレイアウト条件
        1. 3.5.1.1 単一コンデンサ レール
          1. 3.5.1.1.1 1.2V デジタル LDO
        2. 3.5.1.2 2 コンデンサ レール
          1. 3.5.1.2.1 1.2V RF LDO
        3. 3.5.1.3 1.2V SRAM LDO
        4. 3.5.1.4 1.0V RF LDO
      2. 3.5.2 レイアウトの適切な事例と不適切な事例
        1. 3.5.2.1 デカップリング コンデンサの配置
        2. 3.5.2.2 グランド帰還パス
        3. 3.5.2.3 大電流用パターンの幅
        4. 3.5.2.4 グランド プレーンの分割
  10. 4リンク バジェット
  11. 5ハードウェア、ソフトウェア、テスト要件、テスト結果
    1. 5.1 ハードウェア要件
      1. 5.1.1 USB から UART へのブリッジ接続
      2. 5.1.2 ホスト PC 接続用 USB ケーブル
      3. 5.1.3 RS232 の Rx-Tx 属性
    2. 5.2 ソフトウェア要件
    3. 5.3 テスト シナリオ
    4. 5.4 テスト結果
      1. 5.4.1 ボアサイトにおける 15m での人の存在検出
      2. 5.4.2 アンテナの放射プロット
      3. 5.4.3 方位角面における角度推定精度
      4. 5.4.4 角度分解能
  12. 6設計とドキュメントのサポート
    1. 6.1 デザイン ファイル
      1. 6.1.1 回路図
      2. 6.1.2 BOM
      3. 6.1.3 PCB レイアウトに関する推奨事項
        1. 6.1.3.1 レイアウト プリント
    2. 6.2 ツールとソフトウェア
    3. 6.3 ドキュメントのサポート
    4. 6.4 サポート・リソース
    5. 6.5 商標
  13. 7著者について
2.4.4.1.1 強制 PWM モード スイッチングの必要性

DC/DC スイッチング コンバータはパルス幅変調 (PWM) モードまたはパルス周波数変調 (PFM) モードのスイッチングを使用します。軽負荷条件では、PFM スイッチング方式は効率が高くなりますが、出力にリップルとして幅広い周波数成分を注入します。より高い負荷電流要件の場合、PWM スイッチングが必要です。表 2-7 は、レーダー デバイスのリップル仕様を示しています。これは、レーダー デバイスで許容できる非常に低いリップル電圧に関連しています。

表 2-7 ノイズおよびリップルの仕様
周波数 (kHz)ノイズ仕様リップル仕様
1.8V (µV/√Hz)1.2V (µV/√Hz) 11.8V (mVpp)1.2V (mVpp) 1
106.05744.9870.0351.996
1002.67726.8010.7602.233
2002.38828.3930.9553.116
5000.7579.5590.5041.152
10000.4191.1820.3790.532
20000.1791.2560.1530.561
50000.07980.6670.0790.297
100000.01780.1040.0170.046
(1) 1.2V のノイズ / リップル仕様は、電力に関して最適化された電源構成のみに適用されます。BOM 最適化トポロジでは、1.2V のノイズ / リップル仕様は適用されません。
注:
  • BOM 最適化トポロジの 1.8V 電源には、同じ 1.8V ノイズ / リップル仕様が適用されます。
  • ノイズ / リップル仕様の最新情報については、IWRL6432 のデータシートを参照してください。

スイッチングによって生じるリップルを仕様以下に抑えるため、この設計では DC/DC レギュレータの出力に第 2 段の LC フィルタが配置されています。ただし、PFM モードのスイッチングが使用される場合、低周波数 (kHz 単位) のリップルがフィルタを通過してシステムに入り、上記の仕様を逸脱する可能性があります。そのため、動作時間全体にわたってパルス幅が固定されている強制 PWM スイッチング モードが推奨されます。これにより、スイッチング周波数が固定され、第 2 段のフィルタで高調波を容易にフィルタリングできます。

通常、軽負荷状態が続くデバイスのディープ スリープ状態において、システム全体の消費電力を最適化する必要がある場合、スイッチングの自動モードを有効にできます。このモードでは、軽負荷状態に応じて、PFM モードのスイッチングが有効になり、DC レギュレータの消費電力が削減されます。スイッチングの自動モードと強制 PWM モードは、DC レギュレータの MODE ピンを使用して変更できます。DC/DC レギュレータの MODE ピンは、デバイスの GPIO を介して制御可能で、デバイスのディープ スリープの開始と終了に合わせて、DC/DC レギュレータが自動モードと強制 PWM モード間で切り換わります。詳細については、『DC/DC コンバータの PFM モードの有効化』を参照してください。