JAJU957 November   2024

 

  1.   1
  2.   概要
  3.   リソース
  4.   特長
  5.   アプリケーション
  6.   6
  7. 1システムの説明
    1. 1.1 用語
    2. 1.2 主なシステム仕様
  8. 2システム概要
    1. 2.1 ブロック図
    2. 2.2 主な使用製品
      1. 2.2.1 IWRL6432
    3. 2.3 設計上の考慮事項
      1. 2.3.1 リファレンス デザインの特長
    4. 2.4 IWRL6432 リファレンス デザインのアーキテクチャ
      1. 2.4.1 IWRL6432：BOM 最適化デザイン
        1. 2.4.1.1 デバイス電源トポロジ
      2. 2.4.2 電源分配ネットワーク
      3. 2.4.3 内部 LDO
        1. 2.4.3.1 低消費電力モードの有効化および無効化
        2. 2.4.3.2 1.4V 電源：APLL およびシンセサイザ
          1. 2.4.3.2.1 APLL 1.4V
          2. 2.4.3.2.2 SYNTHESIZER 1.4V 電源
        3. 2.4.3.3 1.2V 電源
          1. 2.4.3.3.1 RF 1.2V 電源
        4. 2.4.3.4 RF 1.0V 電源
      4. 2.4.4 部品選定
        1. 2.4.4.1 1.8V DC/DC レギュレータ
          1. 2.4.4.1.1 強制 PWM モード スイッチングの必要性
          2. 2.4.4.1.2 スペクトラム拡散クロックの重要性
        2. 2.4.4.2 3.3V 低ドロップアウト レギュレータ
        3. 2.4.4.3 FLASH メモリ
        4. 2.4.4.4 水晶振動子
  9. 3システム設計理論
    1. 3.1 アンテナの仕様
      1. 3.1.1 アンテナの要件
      2. 3.1.2 アンテナの向き
      3. 3.1.3 帯域幅および反射損失
      4. 3.1.4 アンテナのゲイン プロット
    2. 3.2 アンテナ アレイ
      1. 3.2.1 3D 検出機能を備えた 2D アンテナ アレイ
      2. 3.2.2 2D 検出機能を備えた 1D アンテナ アレイ
    3. 3.3 PCB
      1. 3.3.1 ビア イン パッドの排除
      2. 3.3.2 マイクロ ビア プロセスの排除
    4. 3.4 構成パラメータ
      1. 3.4.1 アンテナの形状
      2. 3.4.2 範囲および位相の補償
      3. 3.4.3 チャープ構成
    5. 3.5 回路図とレイアウトの設計条件
      1. 3.5.1 BOM 最適化トポロジにおける内部 LDO 出力デカップリング コンデンサおよびレイアウト条件
        1. 3.5.1.1 単一コンデンサ レール
          1. 3.5.1.1.1 1.2V デジタル LDO
        2. 3.5.1.2 2 コンデンサ レール
          1. 3.5.1.2.1 1.2V RF LDO
        3. 3.5.1.3 1.2V SRAM LDO
        4. 3.5.1.4 1.0V RF LDO
      2. 3.5.2 レイアウトの適切な事例と不適切な事例
        1. 3.5.2.1 デカップリング コンデンサの配置
        2. 3.5.2.2 グランド帰還パス
        3. 3.5.2.3 大電流用パターンの幅
        4. 3.5.2.4 グランド プレーンの分割
  10. 4リンク バジェット
  11. 5ハードウェア、ソフトウェア、テスト要件、テスト結果
    1. 5.1 ハードウェア要件
      1. 5.1.1 USB から UART へのブリッジ接続
      2. 5.1.2 ホスト PC 接続用 USB ケーブル
      3. 5.1.3 RS232 の Rx-Tx 属性
    2. 5.2 ソフトウェア要件
    3. 5.3 テスト シナリオ
    4. 5.4 テスト結果
      1. 5.4.1 ボアサイトにおける 15m での人の存在検出
      2. 5.4.2 アンテナの放射プロット
      3. 5.4.3 方位角面における角度推定精度
      4. 5.4.4 角度分解能
  12. 6設計とドキュメントのサポート
    1. 6.1 デザイン ファイル
      1. 6.1.1 回路図
      2. 6.1.2 BOM
      3. 6.1.3 PCB レイアウトに関する推奨事項
        1. 6.1.3.1 レイアウト プリント
    2. 6.2 ツールとソフトウェア
    3. 6.3 ドキュメントのサポート
    4. 6.4 サポート・リソース
    5. 6.5 商標
  13. 7著者について

2.3.1 リファレンス デザインの特長

このリファレンス デザインでは、IO 電圧を切り替えるオンボード オプションを備えた IWRL6432 の BOM 最適化トポロジを採用しています。設計には、5V 外部電源からの 3.3V と 1.8V の 2 つのオンボード電源、アプリケーション プログラムを格納する QSPI フラッシュ、クロック ソースとして 40MHz XTAL、レーダー デバイスに加えて 2 つのトランスミッタと 3 つのレシーバのアンテナ アレイが含まれています。表 2-1 に、リファレンス デザインの基板の特長と基本的な部品について概要を示します。

表 2-1 特長
機能概要
IWRL6432LO 内蔵、3 つの RX と 2 つの TX、低消費電力、低コストのシングル チップ レーダー トランシーバ
2-TX アンテナおよび 3-RX アンテナFoV 120 度の単一素子パッチ アンテナ
方位角アレイこのアンテナ設計は 6 素子の仮想方位角アレイを形成し、角度分解能 19 度を実現します。
仰角アレイ (2D)2 素子の仮想アレイで、角度分解能 58 度を実現します。
仰角アレイ (1D)1 素子の仮想アレイ
クロック ソース40MHz 水晶発振器
QSPI フラッシュ超低消費電力、80MHz、16M ビット フラッシュ メモリ
シリアル ペリフェラルSPI、I2C、UART、GPIO