JAJU957 November   2024

 

  1.   1
  2.   概要
  3.   リソース
  4.   特長
  5.   アプリケーション
  6.   6
  7. 1システムの説明
    1. 1.1 用語
    2. 1.2 主なシステム仕様
  8. 2システム概要
    1. 2.1 ブロック図
    2. 2.2 主な使用製品
      1. 2.2.1 IWRL6432
    3. 2.3 設計上の考慮事項
      1. 2.3.1 リファレンス デザインの特長
    4. 2.4 IWRL6432 リファレンス デザインのアーキテクチャ
      1. 2.4.1 IWRL6432：BOM 最適化デザイン
        1. 2.4.1.1 デバイス電源トポロジ
      2. 2.4.2 電源分配ネットワーク
      3. 2.4.3 内部 LDO
        1. 2.4.3.1 低消費電力モードの有効化および無効化
        2. 2.4.3.2 1.4V 電源：APLL およびシンセサイザ
          1. 2.4.3.2.1 APLL 1.4V
          2. 2.4.3.2.2 SYNTHESIZER 1.4V 電源
        3. 2.4.3.3 1.2V 電源
          1. 2.4.3.3.1 RF 1.2V 電源
        4. 2.4.3.4 RF 1.0V 電源
      4. 2.4.4 部品選定
        1. 2.4.4.1 1.8V DC/DC レギュレータ
          1. 2.4.4.1.1 強制 PWM モード スイッチングの必要性
          2. 2.4.4.1.2 スペクトラム拡散クロックの重要性
        2. 2.4.4.2 3.3V 低ドロップアウト レギュレータ
        3. 2.4.4.3 FLASH メモリ
        4. 2.4.4.4 水晶振動子
  9. 3システム設計理論
    1. 3.1 アンテナの仕様
      1. 3.1.1 アンテナの要件
      2. 3.1.2 アンテナの向き
      3. 3.1.3 帯域幅および反射損失
      4. 3.1.4 アンテナのゲイン プロット
    2. 3.2 アンテナ アレイ
      1. 3.2.1 3D 検出機能を備えた 2D アンテナ アレイ
      2. 3.2.2 2D 検出機能を備えた 1D アンテナ アレイ
    3. 3.3 PCB
      1. 3.3.1 ビア イン パッドの排除
      2. 3.3.2 マイクロ ビア プロセスの排除
    4. 3.4 構成パラメータ
      1. 3.4.1 アンテナの形状
      2. 3.4.2 範囲および位相の補償
      3. 3.4.3 チャープ構成
    5. 3.5 回路図とレイアウトの設計条件
      1. 3.5.1 BOM 最適化トポロジにおける内部 LDO 出力デカップリング コンデンサおよびレイアウト条件
        1. 3.5.1.1 単一コンデンサ レール
          1. 3.5.1.1.1 1.2V デジタル LDO
        2. 3.5.1.2 2 コンデンサ レール
          1. 3.5.1.2.1 1.2V RF LDO
        3. 3.5.1.3 1.2V SRAM LDO
        4. 3.5.1.4 1.0V RF LDO
      2. 3.5.2 レイアウトの適切な事例と不適切な事例
        1. 3.5.2.1 デカップリング コンデンサの配置
        2. 3.5.2.2 グランド帰還パス
        3. 3.5.2.3 大電流用パターンの幅
        4. 3.5.2.4 グランド プレーンの分割
  10. 4リンク バジェット
  11. 5ハードウェア、ソフトウェア、テスト要件、テスト結果
    1. 5.1 ハードウェア要件
      1. 5.1.1 USB から UART へのブリッジ接続
      2. 5.1.2 ホスト PC 接続用 USB ケーブル
      3. 5.1.3 RS232 の Rx-Tx 属性
    2. 5.2 ソフトウェア要件
    3. 5.3 テスト シナリオ
    4. 5.4 テスト結果
      1. 5.4.1 ボアサイトにおける 15m での人の存在検出
      2. 5.4.2 アンテナの放射プロット
      3. 5.4.3 方位角面における角度推定精度
      4. 5.4.4 角度分解能
  12. 6設計とドキュメントのサポート
    1. 6.1 デザイン ファイル
      1. 6.1.1 回路図
      2. 6.1.2 BOM
      3. 6.1.3 PCB レイアウトに関する推奨事項
        1. 6.1.3.1 レイアウト プリント
    2. 6.2 ツールとソフトウェア
    3. 6.3 ドキュメントのサポート
    4. 6.4 サポート・リソース
    5. 6.5 商標
  13. 7著者について

3.4.1 アンテナの形状

セクション 3.2 で説明したように、Tx アンテナと Rx アンテナの空間位置を変更することで、異なる仮想アンテナ アレイを生成することができます。これらの仮想アンテナ素子の相対位置は、対象物の到来角を決定するために必要です。このため、レーダー デバイスの内部処理チェーンには、検出空間の角度情報を提供するために、仮想アンテナの形状情報が必要です。

この特定の情報は特定の形式で構成ファイルに記述し、それを処理チェーンに供給することができます。構成ファイルには、antGeometryCfg と呼ばれる特定のフィールドがあり、アンテナの形状情報を記述できます。以下は、このコマンドの入力形式と、このリファレンス デザインに関連する 2 つのアンテナ構成の antGeometryCfg エントリの例です。


TIDEP-01033 IWRL6432FCCSP リファレンス デザインの 2D アンテナ バリエーションにおける仮想アンテナ インデックス

図 3-25 IWRL6432FCCSP リファレンス デザインの 2D アンテナ バリエーションにおける仮想アンテナ インデックス

2D アンテナ バリエーションのアンテナ形状コマンド：antGeometryCfg 1 0 1 1 1 2 0 3 0 4 0 5 2.418 2.418

この行は、構成ファイルに貼り付けることができます。

動作検出の構成例：

sensorStop 0

antGeometryCfg 1 0 1 1 1 2 0 3 0 4 0 5 2.418 2.418

channelCfg 7 3 0

chirpComnCfg 8 0 0 256 4 28 0

chirpTimingCfg 6 63 0 75 60

frameCfg 2 0 200 64 250 0

guiMonitor 2 1 0 0 0 1 0 0 0 0 0

sigProcChainCfg 32 2 1 0 4 4 0 15

cfarCfg 2 8 4 3 0 12.0 0 0.5 0 1 1 1

aoaFovCfg -60 60 -40 40

rangeSelCfg 0.1 12.0

clutterRemoval 1

compRangeBiasAndRxChanPhase 0.0 1.00000 0.00000 -1.00000 0.00000 1.00000 0.00000 -1.00000 0.00000 1.00000 0.00000 -1.00000 0.00000

adcDataSource 0

adcLogging 0

lowPowerCfg 1

factoryCalibCfg 1 0 40 0 0x1ff000

mpdBoundaryBox 1 0 1.48 0 1.95 0 3

mpdBoundaryBox 2 0 1.48 1.95 3.9 0 3

mpdBoundaryBox 3 -1.48 0 0 1.95 0 3

mpdBoundaryBox 4 -1.48 0 1.95 3.9 0 3

sensorPosition 0 0 1.44 0 0

minorStateCfg 5 4 40 8 4 30 8 8

majorStateCfg 4 2 30 10 8 80 4 4

clusterCfg 1 0.5 2

baudRate 1250000

sensorStart 0 0 0 0


TIDEP-01033 IWRL6432FCCSP リファレンス デザインの 1D アンテナ バリエーションにおける仮想アンテナ インデックス

図 3-26 IWRL6432FCCSP リファレンス デザインの 1D アンテナ バリエーションにおける仮想アンテナ インデックス

1D アンテナ バリエーションのアンテナ形状コマンド：antGeometryCfg 0 0 0 1 0 2 0 3 0 4 0 5 2.418 2.418

この行は、構成ファイルに貼り付けることができます。

動作検出の構成例：

sensorStop 0

antGeometryCfg 0 0 0 1 0 2 0 3 0 4 0 5 2.418 2.418

channelCfg 7 3 0

chirpComnCfg 8 0 0 256 4 28 0

chirpTimingCfg 6 63 0 75 60

frameCfg 2 0 200 64 250 0

guiMonitor 2 1 0 0 0 1 0 0 0 0 0

sigProcChainCfg 32 2 1 0 4 4 0 15

cfarCfg 2 8 4 3 0 12.0 0 0.5 0 1 1 1

aoaFovCfg -60 60 -40 40

rangeSelCfg 0.1 12.0

clutterRemoval 1

compRangeBiasAndRxChanPhase 0.0 1.00000 0.00000 -1.00000 0.00000 1.00000 0.00000 -1.00000 0.00000 1.00000 0.00000 -1.00000 0.00000

adcDataSource 0

adcLogging 0

lowPowerCfg 1

factoryCalibCfg 1 0 40 0 0x1ff000

mpdBoundaryBox 1 0 1.48 0 1.95 0 3

mpdBoundaryBox 2 0 1.48 1.95 3.9 0 3

mpdBoundaryBox 3 -1.48 0 0 1.95 0 3

mpdBoundaryBox 4 -1.48 0 1.95 3.9 0 3

sensorPosition 0 0 1.44 0 0

minorStateCfg 5 4 40 8 4 30 8 8

majorStateCfg 4 2 30 10 8 80 4 4

clusterCfg 1 0.5 2

baudRate 1250000

sensorStart 0 0 0 0

注: 各コマンドラインは、どの構成にも追加する必要があり、デバイスに送信する前に追加しなければなりません。そうしないと、処理チェーンによって計算される到来角が誤ったものになる可能性があります。

antGeometryCfg コマンドには合計 14 のエントリがあります。最初の 12 エントリは、図 3-26 に示されたそれぞれの行インデックスと列インデックスに従って、仮想アンテナの空間位置を順番に指定します。たとえば、仮想アンテナ 0 の位置を定義する最初の 2 つのエントリを考えてみましょう。2D アンテナ バリエーションでは、仮想アンテナ 0 の行インデックスと列インデックスは 1 と 0 ですが、1D アンテナ バリエーションでは、仮想アンテナ 0 の行インデックスと列インデックスは 0 と 0 です。どちらの場合も、それぞれの antGeometryCfg コマンドの最初の 2 つのエントリに反映されます。同様に、残りの 5 つの仮想アンテナの空間位置は、次のエントリ セットに入力されます。

最後の 2 つのエントリは、仮想アンテナ アレイ空間の単位長を定義します。たとえば、方位角列間と仰角行間のアンテナ間隔を mm 単位で定義します。この場合、両方向のアンテナ間隔は λ/2 に等しく、すなわち 2.418mm になります。ここで、λ (波長) は、チャープ構成の中心周波数 62GHz に基づいて計算されます。