JAJU957 November   2024

 

  1.   1
  2.   概要
  3.   リソース
  4.   特長
  5.   アプリケーション
  6.   6
  7. 1システムの説明
    1. 1.1 用語
    2. 1.2 主なシステム仕様
  8. 2システム概要
    1. 2.1 ブロック図
    2. 2.2 主な使用製品
      1. 2.2.1 IWRL6432
    3. 2.3 設計上の考慮事項
      1. 2.3.1 リファレンス デザインの特長
    4. 2.4 IWRL6432 リファレンス デザインのアーキテクチャ
      1. 2.4.1 IWRL6432：BOM 最適化デザイン
        1. 2.4.1.1 デバイス電源トポロジ
      2. 2.4.2 電源分配ネットワーク
      3. 2.4.3 内部 LDO
        1. 2.4.3.1 低消費電力モードの有効化および無効化
        2. 2.4.3.2 1.4V 電源：APLL およびシンセサイザ
          1. 2.4.3.2.1 APLL 1.4V
          2. 2.4.3.2.2 SYNTHESIZER 1.4V 電源
        3. 2.4.3.3 1.2V 電源
          1. 2.4.3.3.1 RF 1.2V 電源
        4. 2.4.3.4 RF 1.0V 電源
      4. 2.4.4 部品選定
        1. 2.4.4.1 1.8V DC/DC レギュレータ
          1. 2.4.4.1.1 強制 PWM モード スイッチングの必要性
          2. 2.4.4.1.2 スペクトラム拡散クロックの重要性
        2. 2.4.4.2 3.3V 低ドロップアウト レギュレータ
        3. 2.4.4.3 FLASH メモリ
        4. 2.4.4.4 水晶振動子
  9. 3システム設計理論
    1. 3.1 アンテナの仕様
      1. 3.1.1 アンテナの要件
      2. 3.1.2 アンテナの向き
      3. 3.1.3 帯域幅および反射損失
      4. 3.1.4 アンテナのゲイン プロット
    2. 3.2 アンテナ アレイ
      1. 3.2.1 3D 検出機能を備えた 2D アンテナ アレイ
      2. 3.2.2 2D 検出機能を備えた 1D アンテナ アレイ
    3. 3.3 PCB
      1. 3.3.1 ビア イン パッドの排除
      2. 3.3.2 マイクロ ビア プロセスの排除
    4. 3.4 構成パラメータ
      1. 3.4.1 アンテナの形状
      2. 3.4.2 範囲および位相の補償
      3. 3.4.3 チャープ構成
    5. 3.5 回路図とレイアウトの設計条件
      1. 3.5.1 BOM 最適化トポロジにおける内部 LDO 出力デカップリング コンデンサおよびレイアウト条件
        1. 3.5.1.1 単一コンデンサ レール
          1. 3.5.1.1.1 1.2V デジタル LDO
        2. 3.5.1.2 2 コンデンサ レール
          1. 3.5.1.2.1 1.2V RF LDO
        3. 3.5.1.3 1.2V SRAM LDO
        4. 3.5.1.4 1.0V RF LDO
      2. 3.5.2 レイアウトの適切な事例と不適切な事例
        1. 3.5.2.1 デカップリング コンデンサの配置
        2. 3.5.2.2 グランド帰還パス
        3. 3.5.2.3 大電流用パターンの幅
        4. 3.5.2.4 グランド プレーンの分割
  10. 4リンク バジェット
  11. 5ハードウェア、ソフトウェア、テスト要件、テスト結果
    1. 5.1 ハードウェア要件
      1. 5.1.1 USB から UART へのブリッジ接続
      2. 5.1.2 ホスト PC 接続用 USB ケーブル
      3. 5.1.3 RS232 の Rx-Tx 属性
    2. 5.2 ソフトウェア要件
    3. 5.3 テスト シナリオ
    4. 5.4 テスト結果
      1. 5.4.1 ボアサイトにおける 15m での人の存在検出
      2. 5.4.2 アンテナの放射プロット
      3. 5.4.3 方位角面における角度推定精度
      4. 5.4.4 角度分解能
  12. 6設計とドキュメントのサポート
    1. 6.1 デザイン ファイル
      1. 6.1.1 回路図
      2. 6.1.2 BOM
      3. 6.1.3 PCB レイアウトに関する推奨事項
        1. 6.1.3.1 レイアウト プリント
    2. 6.2 ツールとソフトウェア
    3. 6.3 ドキュメントのサポート
    4. 6.4 サポート・リソース
    5. 6.5 商標
  13. 7著者について

2.4.4.3 FLASH メモリ

デバイスのアプリケーション イメージを保存するため、QSPI フラッシュ メモリが使用されます。

このリファレンス デザインでは、1.65V～3.6V の幅広い入力電圧に対応する低コストで低消費電力の 16-MBIT フラッシュ メモリである MX25R1635FZUIH0 を使用することで、リファレンス デザインの 3.3V と 1.8V の両方の IO 電圧をサポートしています。

表 2-9 では、IWRL6432 デバイスのフラッシュメモリの要件と MX25R1635F の特長を比較しています。

表 2-9 IWRL6432 デバイスのフラッシュメモリの要件と MX25R1635FZUIH0 の特長
IWRL6432 デバイスのフラッシュメモリの要件MX25R1635F の特長
80MHz 以上のクロック周波数クロック周波数 80MHz
QSPI データラインを有効にするためのクワッド イネーブル (QE) ビットステータス レジスタのビット 6 は QE ビットであり、1 に設定する必要がある。
SFDP コマンド対応シリアル フラッシュ検出可能パラメータ (SFDP) モード対応
広い入力電圧範囲1.65V～3.6V の動作電圧
低消費電力超低消費電力

このリファレンス デザインは、3.3V と 1.8V の 2 つの異なる IO 電源電圧をサポートしています。MX25U1632FZUI02 は幅広い入力電圧をサポートしており、フラッシュ メモリを交換する必要なく、3.3V と 1.8V の両方の電力モードで動作する柔軟性をリファレンス デザインに提供します。

幅広い入力電圧範囲が不要で、デバイスを 1.8V IO のみで動作させる必要がある特定の使用事例では、1.65V～2.0V で動作する MX25U1632FZUI02 を使用できます。

システムを 4 つの I/O モードで機能させるには、ステータス レジスタのクワッド イネーブル (QE) ビット (ビット 6) をロジック 1 に設定する必要があります。ステータス レジスタの QE ビットの値は、ステータス レジスタ書き込み (WRSR) 命令を使用して書き込むことができます。

注:
  1. フラッシュ バリエーションの互換性については、『ミリ波センサがサポートしているフラッシュ バリエーション』を参照してください。
  2. D2 ライン、D3 ライン、CS ラインには適切なプル アップが必要です。
  3. データ ラインの長さが 4000mil を超える場合は、それに応じてソース終端抵抗を配置する必要があります。