JAJU957 November   2024

 

  1.   1
  2.   概要
  3.   リソース
  4.   特長
  5.   アプリケーション
  6.   6
  7. 1システムの説明
    1. 1.1 用語
    2. 1.2 主なシステム仕様
  8. 2システム概要
    1. 2.1 ブロック図
    2. 2.2 主な使用製品
      1. 2.2.1 IWRL6432
    3. 2.3 設計上の考慮事項
      1. 2.3.1 リファレンス デザインの特長
    4. 2.4 IWRL6432 リファレンス デザインのアーキテクチャ
      1. 2.4.1 IWRL6432：BOM 最適化デザイン
        1. 2.4.1.1 デバイス電源トポロジ
      2. 2.4.2 電源分配ネットワーク
      3. 2.4.3 内部 LDO
        1. 2.4.3.1 低消費電力モードの有効化および無効化
        2. 2.4.3.2 1.4V 電源：APLL およびシンセサイザ
          1. 2.4.3.2.1 APLL 1.4V
          2. 2.4.3.2.2 SYNTHESIZER 1.4V 電源
        3. 2.4.3.3 1.2V 電源
          1. 2.4.3.3.1 RF 1.2V 電源
        4. 2.4.3.4 RF 1.0V 電源
      4. 2.4.4 部品選定
        1. 2.4.4.1 1.8V DC/DC レギュレータ
          1. 2.4.4.1.1 強制 PWM モード スイッチングの必要性
          2. 2.4.4.1.2 スペクトラム拡散クロックの重要性
        2. 2.4.4.2 3.3V 低ドロップアウト レギュレータ
        3. 2.4.4.3 FLASH メモリ
        4. 2.4.4.4 水晶振動子
  9. 3システム設計理論
    1. 3.1 アンテナの仕様
      1. 3.1.1 アンテナの要件
      2. 3.1.2 アンテナの向き
      3. 3.1.3 帯域幅および反射損失
      4. 3.1.4 アンテナのゲイン プロット
    2. 3.2 アンテナ アレイ
      1. 3.2.1 3D 検出機能を備えた 2D アンテナ アレイ
      2. 3.2.2 2D 検出機能を備えた 1D アンテナ アレイ
    3. 3.3 PCB
      1. 3.3.1 ビア イン パッドの排除
      2. 3.3.2 マイクロ ビア プロセスの排除
    4. 3.4 構成パラメータ
      1. 3.4.1 アンテナの形状
      2. 3.4.2 範囲および位相の補償
      3. 3.4.3 チャープ構成
    5. 3.5 回路図とレイアウトの設計条件
      1. 3.5.1 BOM 最適化トポロジにおける内部 LDO 出力デカップリング コンデンサおよびレイアウト条件
        1. 3.5.1.1 単一コンデンサ レール
          1. 3.5.1.1.1 1.2V デジタル LDO
        2. 3.5.1.2 2 コンデンサ レール
          1. 3.5.1.2.1 1.2V RF LDO
        3. 3.5.1.3 1.2V SRAM LDO
        4. 3.5.1.4 1.0V RF LDO
      2. 3.5.2 レイアウトの適切な事例と不適切な事例
        1. 3.5.2.1 デカップリング コンデンサの配置
        2. 3.5.2.2 グランド帰還パス
        3. 3.5.2.3 大電流用パターンの幅
        4. 3.5.2.4 グランド プレーンの分割
  10. 4リンク バジェット
  11. 5ハードウェア、ソフトウェア、テスト要件、テスト結果
    1. 5.1 ハードウェア要件
      1. 5.1.1 USB から UART へのブリッジ接続
      2. 5.1.2 ホスト PC 接続用 USB ケーブル
      3. 5.1.3 RS232 の Rx-Tx 属性
    2. 5.2 ソフトウェア要件
    3. 5.3 テスト シナリオ
    4. 5.4 テスト結果
      1. 5.4.1 ボアサイトにおける 15m での人の存在検出
      2. 5.4.2 アンテナの放射プロット
      3. 5.4.3 方位角面における角度推定精度
      4. 5.4.4 角度分解能
  12. 6設計とドキュメントのサポート
    1. 6.1 デザイン ファイル
      1. 6.1.1 回路図
      2. 6.1.2 BOM
      3. 6.1.3 PCB レイアウトに関する推奨事項
        1. 6.1.3.1 レイアウト プリント
    2. 6.2 ツールとソフトウェア
    3. 6.3 ドキュメントのサポート
    4. 6.4 サポート・リソース
    5. 6.5 商標
  13. 7著者について

3.3 PCB

このリファレンス デザインでは、PCB に 4 層の積層を使用しています。積層は、アンテナの性能にとって非常に重要です。このセクションでは、既存の積層と、レイアウトに関連したコスト削減手法のいくつかを詳しく説明します。

図 3-22 に、PCB 積層の詳細を示します。


TIDEP-01033 PCB 積層

図 3-22 PCB 積層

アンテナは PCB の最上層 (Lyr 1) に実装されています。この層には FR408HR 誘電体があります。誘電体の重要な特性をいくつか以下に示します。

  1. 誘電体は、2 x 1067 (2 層構造) のスプレッド ガラス構造を採用しています。この構造は、ガラス織り効果を低減し、損失を低減するのに役立ちます。
  2. 誘電体の厚さは 5mil (127um) です。この厚さの値は、インピーダンス マッチングに合わせて調整されます。
  3. 誘電体の Dk 値は 3.3 です。
  4. コア材料です。
注:
  • 誘電体の厚さを変えると、インピーダンスのミスマッチが生じて放射電力の反射がより増える可能性があるため、誘電体の厚さは変えないでください。
  • プリプレグ材はアンテナ層に使用しないでください。アンテナ以外の層には、プリプレグを使用できます。

接地された共平面導波管 (GCPW) 伝送ラインは、RF 信号をアンテナに伝送するために使用されています。以下に、アンテナ層とグランド層に関する重要な考慮事項を示します。

  1. アンテナ層の仕上がり銅箔の厚さは 40μm です。
  2. グランド プレーン (アンテナ プレーンの下、第 2 層) の厚さは 1oz (1oz が利用できない場合は 0.5oz も使用可能)。
  3. PCB 表面仕上げは OSP または浸漬銀です。
    注: ENIG 表面仕上げは、ミリ波周波数範囲で挿入損失が大きくなる可能性があるため推奨されません。

リファレンス デザインの PCB 全体の厚さは 1.6mm です。

注: テキサス・インスツルメンツの積層をそのまま使用することを推奨します。別の積層を希望する場合は、3D EM ソルバーが推奨され、アンテナの最適化を行う必要があります。

以下に、PCB 設計のコスト削減に効果があるとされる手法の一部を示します。