DATA SHEET
LMK04616 超低ノイズおよび低消費電力 JESD204B 準拠クロック・ジッタ・クリーナ、デュアル・ループ PLL 内蔵
このリソースの元の言語は英語です。 翻訳は概要を便宜的に提供するもので、自動化ツール (機械翻訳) を使用していることがあり、TI では翻訳の正確性および妥当性につきましては一切保証いたしません。 実際の設計などの前には、ti.com で必ず最新の英語版をご参照くださいますようお願いいたします。
1 特長
- デュアル・ループ DLL アーキテクチャ
- 超低ノイズ (10kHz～20MHz)
- RMS ジッタ (1966.08MHz)：48fs
- RMS ジッタ (983.04MHz)：50fs
- RMS ジッタ (122.88MHz)：61fs
- ノイズ・フロア (122.88MHz)：-165dBc/Hz
- JESD204B をサポート
- 8 つの周波数グループの 16 の差動出力クロック
- 700mVpp～1600mVpp のプログラム可能な出力スイング
- 各出力ペアを SYSREF クロック出力に構成可能
- 16 ビットのチャネル分周器
- 最低 SYSREF 周波数 25kHz
- 最高出力周波数：2GHz
- 高精度デジタル遅延、動的に調整可能
- クロック分配パス周波数 × 1/2 のデジタル遅延 (DDLY) (最高 2GHz)
- 60ps ステップのアナログ遅延
- 50% デューティ・サイクルの出力分周、1～65535
(偶数または奇数)
- 4 つのリファレンス入力
- 入力喪失時のホールドオーバー・モード
- 自動および手動スイッチオーバー・モード
- 信号喪失 (LOS) 検出
- 消費電力 1.05W (標準値、16 出力がアクティブな場合)
- 通常、1.8V (出力、入力) および 3.3V (デジタル、PLL1、PLL2_OSC、PLL2 コア) 電源で動作
- プログラム可能なループ・フィルタを完全統合
- PLL2
- 最大レート 250MHz の PLL2 位相検出器
- OSCin 周波数ダブラー
- 低ノイズ VCO を内蔵
- 内部電力調整：VDDO で -80dBc より優れた PSRR により 122.88MHz の差動出力を実現
- 3 線式または 4 線式 SPI インターフェイス (4 線式がデフォルト)
- 産業用周囲温度：-40ºC～+85ºC
- 105ºC の PCB 温度をサポート (サーマル・パッドで測定)
- LMK04616：10mm × 10mm の NFBGA-144 パッケージ (0.8mm ピッチ)
