設計目標

設計の説明

このハイサイド電流センシング ソリューションは、1 個の電流センス アンプ、基準電圧を内蔵した 1 個のコンパレータ、1 個の P チャネル MOSFET を使用して、過電流ラッチ回路を作成しています。200mA を上回る負荷電流を検出した時点で、この回路はシステムを電源から接続解除します。コンパレータは P チャネル MOSFET のゲートを駆動し、信号を電流センス アンプの基準電圧ピンに送り返すため、回路への電力がサイクルされるまで、コンパレータ出力はラッチされます (P チャネル MOSFET のゲート ソース電圧を 0V に保持)。

デザイン ノート

1. 出力電圧を調整できるように、外部基準電圧ピンを使用して高精度の電流センス アンプ (INA) を選択します。
2. 電流センス アンプの動作電圧範囲全体にわたって出力が有効になるよう、レール ツー レール入力のコンパレータを選択します。
3. 回路の精度を最適化するため、MOSFET のゲートを駆動できるプッシュプル出力段と内蔵基準電圧を持つコンパレータを選択します。
4. INA とコンパレータに電力を供給できるフローティング 5V 電源を作成します。

設計手順

1. R₁ の値を、V_SHUNT が電流センス アンプの入力オフセット電圧 (V_OS) の少なくとも 100 倍大きくなるよう選択します。R₆ を非常に大きくすると、OC 検出精度は向上しますが、電源ヘッドルームと電力消費が抑えられることに注意してください。
   ${\mathrm{V}}_{\mathrm{SHUNT}}=\left({\mathrm{I}}_{\mathrm{OC}}\times {\mathrm{R}}_1\right)\ge 100\times {\mathrm{V}}_{\mathrm{OS}}$
   $\mathrm{Set} {\mathrm{R}}_1\ge \frac{100\times {\mathrm{V}}_{\mathrm{OS}}}{{\mathrm{I}}_{\mathrm{OC}}}=50\mathrm{m\Omega } \mathrm{for} {\mathrm{I}}_{\mathrm{OC}}=200\mathrm{mA} \& {\mathrm{V}}_{\mathrm{OS}}=100\mu V$
2. コンパレータのスイッチング スレッショルドに基づいて、INA の求められるゲイン (A_V) オプションを決定します。負荷電流 (I_L) が過電流スレッショルド (I_OC) に達したとき、INA 出力がコンパレータのスイッチング スレッショルド (V_TH) を超える必要があります。
   ${\mathrm{V}}_{\mathrm{TH}}=\left({\mathrm{I}}_{\mathrm{OC}}\times {\mathrm{R}}_1\right)\times {\mathrm{A}}_{\mathrm{V}}=0.2\mathrm{V}$
   $\mathrm{Set} {\mathrm{A}}_{\mathrm{V}}=\frac{{\mathrm{V}}_{\mathrm{TH}}}{{\mathrm{I}}_{\mathrm{OC}}\times {\mathrm{R}}_1}=\frac{0.2}{0.2\times 0.05}=20\mathrm{V}/\mathrm{V} \mathrm{for} {\mathrm{R}}_1=50\mathrm{m\Omega }$
3. 多くの INA とコンパレータは 5V の動作電圧範囲を持っているため、5V の電源電圧をシステム電源 V_S から生成する必要があります。また、5V 電源は V_S よりも低くフローティングしている必要があります。そのため、コンパレータ出力は、過電流状態が発生したときに P チャネル MOSFET のソースゲート電圧を 0V に、負荷電流が I_OC より小さいときは 5V に駆動できます。この回路で使用する方法は、10kΩ バイアス抵抗 (R₂) を持つ 5V のツェナー ダイオードです。デバイスに適切なバイアス電流が維持されている限り、シャント レギュレータなど他のオプションも利用できます。
4. 高周波電流スパイクを減衰するため、INA 出力とコンパレータ入力の間にローパス フィルタを追加します。システムを電源電圧から誤って切断するより、遅延時間を持って過電流ラッチをトリガする方が大切です。ローパス フィルタは、R₅ と C₁ から得られます。コンパレータのスイッチング スレッショルドは 0.2V なので、遅延は 1 時定数 (R₅xC₁ = 5ms) 未満になります。
5. コンパレータ出力と P チャネル MOSFET のゲートの間に電流制限抵抗 R₄ が挿入されます。R₄ を 10kΩ に設定すると、充電時間の延長のために、コンパレータ出力が MOSFET ゲートソース間容量を充電する必要がある場合の電源の電流スパイクが小さくなります。また、R₄ を挿入することは、電源ラインに存在する可能性のある電源過渡からコンパレータ出力を保護する役割を果たします。
6. INA の出力電圧にオフセットを適用するため、コンパレータの出力は、INA の REF ピンに直接接続されます。I_L < I_OC の場合、コンパレータ出力は Low (V_S-5V に等しい) で、INA にオフセットは追加されません。ただし、I_L > I_OC のとき、コンパレータ出力は High (V_S に等しい) になり、INA に 5V のオフセットが追加されます。このオフセットにより、INA 出力が V_S に等しいレベルで飽和します。V_S の INA 出力レベルがコンパレータの V_TH より高いため、コンパレータ出力は High に維持されます。回路への電力がサイクルされるまで、回路はこの状態を維持するため、この条件をラッチされた出力状態と呼びます。
   
7. 5V 電源がコンパレータの最小動作電圧まで上昇するときに、適切なグランド パスが確保されるように、INA 基準電圧ピン (REF) と GND (V_S-5V) の間に R₃ を追加します。
8. ラッチ機能が不要な場合、コンパレータ出力を電流センス アンプの基準電圧ピンから切断し、R₃ を短絡に置き換えることができます。この構成では、回路は 200mA 電流リミッタとして動作します。

設計シミュレーション

過渡シミュレーション結果

設計の参照資料

テキサス・インスツルメンツ、『SBVM944 シミュレーション ファイル』、回路ソフトウェア

設計で使用されているコンパレータ

電流センス アンプに使用されている設計