12ビット、RF サンプリング A/D コンバータ (ADC)" />
JAJSGI4B
November 2018 – March 2021
ADC12DJ3200QML-SP
PRODUCTION DATA
1
特長
2
アプリケーション
3
概要
4
Revision History
5
Pin Configuration and Functions
6
Specifications
6.1
Absolute Maximum Ratings
6.2
ESD Ratings
6.3
Recommended Operating Conditions
6.4
Thermal Information
6.5
Electrical Characteristics: DC Specifications
6.6
Electrical Characteristics: Power Consumption
6.7
Electrical Characteristics: AC Specifications (Dual-Channel Mode)
6.8
Electrical Characteristics: AC Specifications (Single-Channel Mode)
6.9
Timing Requirements
6.10
Switching Characteristics
6.11
Timing Diagrams
6.12
Typical Characteristics
7
Detailed Description
7.1
Overview
7.2
Functional Block Diagram
7.3
Feature Description
7.3.1
Analog Inputs
7.3.1.1
Analog Input Protection
7.3.1.2
Full-Scale Voltage (VFS) Adjustment
7.3.1.3
Analog Input Offset Adjust
7.3.2
ADC Core
7.3.2.1
ADC Theory of Operation
7.3.2.2
ADC Core Calibration
7.3.2.3
ADC Overrange Detection
7.3.2.4
Code Error Rate (CER)
7.3.3
Timestamp
7.3.4
Clocking
7.3.4.1
Noiseless Aperture Delay Adjustment (tAD Adjust)
7.3.4.2
Aperture Delay Ramp Control (TAD_RAMP)
7.3.4.3
SYSREF Capture for Multi-Device Synchronization and Deterministic Latency
7.3.4.3.1
SYSREF Position Detector and Sampling Position Selection (SYSREF Windowing)
7.3.4.3.2
Automatic SYSREF Calibration
7.3.5
Digital Down Converters (Dual-Channel Mode Only)
7.3.5.1
Numerically-Controlled Oscillator and Complex Mixer
7.3.5.1.1
NCO Fast Frequency Hopping (FFH)
7.3.5.1.2
NCO Selection
7.3.5.1.3
Basic NCO Frequency Setting Mode
7.3.5.1.4
Rational NCO Frequency Setting Mode
7.3.5.1.5
NCO Phase Offset Setting
7.3.5.1.6
NCO Phase Synchronization
7.3.5.2
Decimation Filters
7.3.5.3
Output Data Format
7.3.5.4
Decimation Settings
7.3.5.4.1
Decimation Factor
7.3.5.4.2
DDC Gain Boost
7.3.6
JESD204B Interface
7.3.6.1
Transport Layer
7.3.6.2
Scrambler
7.3.6.3
Link Layer
7.3.6.3.1
Code Group Synchronization (CGS)
7.3.6.3.2
Initial Lane Alignment Sequence (ILAS)
7.3.6.3.3
8b, 10b Encoding
7.3.6.3.4
Frame and Multiframe Monitoring
7.3.6.4
Physical Layer
7.3.6.4.1
SerDes Pre-Emphasis
7.3.6.5
JESD204B Enable
7.3.6.6
Multi-Device Synchronization and Deterministic Latency
7.3.6.7
Operation in Subclass 0 Systems
7.3.7
Alarm Monitoring
7.3.7.1
NCO Upset Detection
7.3.7.2
Clock Upset Detection
7.3.8
Temperature Monitoring Diode
7.3.9
Analog Reference Voltage
7.4
Device Functional Modes
7.4.1
Dual-Channel Mode
7.4.2
Single-Channel Mode (DES Mode)
7.4.3
JESD204B Modes
7.4.3.1
JESD204B Output Data Formats
7.4.3.2
Dual DDC and Redundant Data Mode
7.4.4
Power-Down Modes
7.4.5
Test Modes
7.4.5.1
Serializer Test-Mode Details
7.4.5.2
PRBS Test Modes
7.4.5.3
Ramp Test Mode
7.4.5.4
Short and Long Transport Test Mode
7.4.5.4.1
Short Transport Test Pattern
7.4.5.4.2
Long Transport Test Pattern
7.4.5.5
D21.5 Test Mode
7.4.5.6
K28.5 Test Mode
7.4.5.7
Repeated ILA Test Mode
7.4.5.8
Modified RPAT Test Mode
7.4.6
Calibration Modes and Trimming
7.4.6.1
Foreground Calibration Mode
7.4.6.2
Background Calibration Mode
7.4.6.3
Low-Power Background Calibration (LPBG) Mode
7.4.7
Offset Calibration
7.4.8
Trimming
7.4.9
Offset Filtering
7.5
Programming
7.5.1
Using the Serial Interface
7.5.1.1
SCS
7.5.1.2
SCLK
7.5.1.3
SDI
7.5.1.4
SDO
7.5.1.5
Streaming Mode
7.6
Register Maps
7.6.1
Register Descriptions
7.6.2
SYSREF Calibration Registers (0x2B0 to 0x2BF)
7.6.3
Alarm Registers (0x2C0 to 0x2C2)
8
Application Information Disclaimer
8.1
Application Information
8.1.1
Analog Inputs
8.1.2
Analog Input Bandwidth
8.1.3
Clocking
8.1.4
Radiation Environment Recommendations
8.1.4.1
Single Event Latch-Up (SEL)
8.1.4.2
Single Event Functional Interrupt (SEFI)
8.1.4.3
Single Event Upset (SEU)
8.2
Typical Application
8.2.1
Design Requirements
8.2.2
Detailed Design Procedure
8.2.2.1
RF Input Signal Path
8.2.2.2
Calculating Values of AC-Coupling Capacitors
8.2.3
Application Curves
8.3
Initialization Set Up
Power Supply Recommendations
9.1
Power Sequencing
9
Layout
9.1
Layout Guidelines
9.2
Layout Example
10
Device and Documentation Support
10.1
Device Support
10.1.1
Development Support
10.2
Documentation Support
10.2.1
Related Documentation
10.3
Receiving Notification of Documentation Updates
10.4
Community Resources
10.5
Trademarks
Mechanical, Packaging, and Orderable Information
1
特長
ADC コア:
12 ビット分解能
シングル・チャネル・モードで最大 6.4GSPS
デュアル・チャネル・モードで最大 3.2GSPS
ノイズ・フロア (信号なし、V
FS
= 1V
PP-DIFF
):
デュアル・チャネルモード:-149.5dBFS/Hz
シングル・チャネルモード:-152.4dBFS/Hz
ピーク・ノイズ・パワー比 (NPR):45.4dB
バッファ付きアナログ入力、V
CMI
= 0V:
アナログ入力帯域幅 (-3dB):7GHz
使用可能な入力周波数範囲:> 10GHz
フルスケール入力電圧 (V
FS
、デフォルト):0.8V
pp
ノイズなしのアパーチャ遅延 (t
AD
) 調整:
高精度サンプリング制御:19fs ステップ
遅延は温度および電圧に対して不変
使いやすい同期機能
SYSREF タイミングの自動較正
サンプル・マーキング用のタイムスタンプ
JESD204B サブクラス-1 準拠のインターフェイス:
最大レーン速度:12.8Gbps
最大 16 レーンを使用してレーン速度を低減可能
デュアル・チャネル・モードのデジタル・ダウン・コンバータ
実数出力:DDC バイパスまたは 2x 間引き
複素数出力:4x、8x、または 16x 間引き
耐放射線性能:
吸収線量 (TID):300krad (Si)
シングル・イベント・ラッチアップ (SEL):120MeV-cm
2
/mg
シングル・イベント・アップセット (SEU) 耐性レジスタ
消費電力:3W