JAJSM94B June   2021  – June 2022 DAC12DL3200

PRODUCTION DATA  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
  4. 4 Revision History
  5. 5 Pin Configuration and Functions
  6. 6 Specifications
    1. 6.1  Absolute Maximum Ratings
    2. 6.2  ESD Ratings
    3. 6.3  Recommended Operating Conditions
    4. 6.4  Thermal Information
    5. 6.5  Electrical Characteristics - DC Specifications
    6. 6.6  Electrical Characteristics - Power Consumption
    7. 6.7  Electrical Characteristics - AC Specifications
    8. 6.8  Timing Requirements
    9. 6.9  Switching Characteristics
    10. 6.10 Typical Characteristics
  7. 7 Detailed Description
    1. 7.1 Overview
    2. 7.2 Functional Block Diagram
    3. 7.3 Feature Description
      1. 7.3.1 DAC Output Modes
        1. 7.3.1.1 NRZ Mode
        2. 7.3.1.2 RTZ Mode
        3. 7.3.1.3 RF Mode
        4. 7.3.1.4 2xRF Mode
      2. 7.3.2 DAC Output Interface
        1. 7.3.2.1 DAC Output Structure
        2. 7.3.2.2 Full-scale Current Adjustment
        3. 7.3.2.3 Example Analog Output Interfaces
      3. 7.3.3 LVDS Interface
        1. 7.3.3.1 MODE0: Two LVDS banks per channel
        2. 7.3.3.2 MODE1: One LVDS bank per channel
        3. 7.3.3.3 MODE2: Four LVDS banks, single channel mode
        4. 7.3.3.4 LVDS Interface Input Strobe
        5. 7.3.3.5 FIFO Operation
          1. 7.3.3.5.1 Using FIFO Delay Readback Values
          2. 7.3.3.5.2 FIFO Delay Handling
          3. 7.3.3.5.3 FIFO Delay and NCO Operation
          4. 7.3.3.5.4 FIFO Over/Under Flow Alarming
      4. 7.3.4 Multi-Device Synchronization (SYSREF+/-)
        1. 7.3.4.1 DACCLK Domain Synchronization
        2. 7.3.4.2 SYSREF Position Detector and Sampling Position Selection (SYSREF Windowing)
      5. 7.3.5 Alarms
    4. 7.4 Device Functional Modes
      1. 7.4.1 Direct Digital Synthesis (DDS) Mode
        1. 7.4.1.1 NCO Gain Scaling
        2. 7.4.1.2 NCO Phase Continuous Operation
        3. 7.4.1.3 Trigger Clock
    5. 7.5 Programming
      1. 7.5.1 Using the Serial Interface
        1. 7.5.1.1 SCS
        2. 7.5.1.2 SCLK
        3. 7.5.1.3 SDI
        4. 7.5.1.4 SDO
        5. 7.5.1.5 Serial Interface Operation
        6. 7.5.1.6 Streaming Mode
      2. 7.5.2 SPI Register Map
  8. 8 Application and Implementation
    1. 8.1 Application Information
      1. 8.1.1 Startup Procedure with LVDS Input
      2. 8.1.2 Startup Procedure With NCO Operation
      3. 8.1.3 Interface Test Pattern and Timing Verification
    2. 8.2 Typical Application
      1. 8.2.1 Design Requirements
      2. 8.2.2 Detailed Design Procedure
      3. 8.2.3 Application Curves
    3. 8.3 Power Supply Recommendations
      1. 8.3.1 Power Up and Down Sequence
    4. 8.4 Layout
      1. 8.4.1 Layout Guidelines
      2. 8.4.2 Layout Example
  9. 9 Device and Documentation Support
    1. 9.1 Receiving Notification of Documentation Updates
    2. 9.2 サポート・リソース
    3. 9.3 Trademarks
    4. 9.4 Electrostatic Discharge Caution
    5. 9.5 Glossary
  10. 10Mechanical, Packaging, and Orderable Information

1 特長

  • 12 ビット分解能
  • 最大入力および出力サンプル・レート：
    • シングル・チャネルで最大 6.4GSPS
    • デュアル・チャネルで最大 3.2GSPS
  • マルチナイキスト動作モード：
    • シングル・チャネル・モード：NRZ、RTZ、RF
    • デュアル・チャネル・モード：NRZ、RTZ、RF、2xRF
  • デバイス全体で低レイテンシ：6～8ns
  • 送信機能を低レイテンシ レシーバ ADC12DL3200 にマッチングさせる機能
    • DAC と ADC の合計レイテンシ < 15ns (FPGA を含まない)
  • パラレル DDR LVDS インターフェイス
    • タイミングを簡素化するソース同期インターフェイス：
    • 24 または 48 本の LVDS ペアで最大 1.6Gbps に対応
    • 12 ビット・バスごとに 1 つの LVDS DDR クロック
  • 出力周波数範囲：> 8GHz
  • フルスケール電流：21mA
  • クロックと同期の簡素化
    • SYSREF のウィンドウ処理により、セットアップ時間とホールド時間を簡素化
  • オンチップのダイレクト・デジタル・シンセサイザ（DDS）
    • シングルトーンと 2 トーンの正弦波生成
    • 32 x 32 ビット数値制御オシレータ
    • 高速周波数ホッピング機能 (500ns 未満）
    • 同期 CMOS 周波数 / 位相入力
  • fOUT = 4.703 GHz、6.4GSPS、RF モードで高性能を発揮
    • 出力電力：-3dBm
    • ノイズ・フロア (70MHz オフセット)：-147dBc/Hz
    • SFDR：60dBc
  • 電源：1.0V、1.8V、-1.8V
  • 消費電力：1.49W (2 チャネル、RF モード、3.2GSPS)
  • パッケージ：256 ボール FCBGA (17 x 17mm、1mm ピッチ)