KOKA018B march   2023  – june 2023 MSPM0G1105 , MSPM0G1106 , MSPM0G1107 , MSPM0G1505 , MSPM0G1506 , MSPM0G1507 , MSPM0G3105 , MSPM0G3106 , MSPM0G3107 , MSPM0G3505 , MSPM0G3506 , MSPM0G3507

 

  1.   1
  2.   요약
  3.   상표
  4. 1 MSPM0G 하드웨어 설계 검사 목록
  5. 2 MSPM0G 장치의 전원 공급 장치
    1. 2.1 디지털 전원 공급 장치
    2. 2.2 아날로그 전원 공급 장치
    3. 2.3 내장 전원 공급 장치 및 전압 레퍼런스
    4. 2.4 전원 공급 장치에 권장되는 디커플링 회로
  6. 3 리셋 및 전원 공급 장치 통제기
    1. 3.1 디지털 전원 공급 장치
    2. 3.2 전원 공급 장치 통제기
  7. 4 클록 시스템
    1. 4.1 외부 오실레이터
    2. 4.2 외부 오실레이터
    3. 4.3 외부 클록 출력(CLK_OUT)
    4. 4.4 FCC(주파수 클록 카운터)
  8. 5 디버거
    1. 5.1 디버그 포트 핀 및 핀아웃
    2. 5.2 표준 JTAG 커넥터를 사용한 디버그 포트 연결
  9. 6 주요 아날로그 주변 장치
    1. 6.1 ADC 설계 고려 사항
    2. 6.2 OPA 설계 고려 사항
    3. 6.3 DAC 설계 고려 사항
    4. 6.4 COMP 설계 고려 사항
    5. 6.5 GPAMP 설계 고려 사항
  10. 7 주요 디지털 주변 장치
    1. 7.1 타이머 리소스 및 설계 고려 사항
    2. 7.2 UART 및 LIN 리소스와 설계 고려 사항
    3. 7.3 MCAN 설계 고려 사항
    4. 7.4 I2C 및 SPI 설계 고려 사항
  11. 8 GPIO
    1. 8.1 GPIO 출력 스위칭 속도 및 부하 커패시턴스
    2. 8.2 GPIO 전류 싱크 및 소스
    3. 8.3 HSIO(고속 GPIO)
    4. 8.4 HDIO(하이 드라이브 GPIO)
    5. 8.5 오픈 드레인 GPIO로 레벨 시프터 없이 5V 통신 가능
    6. 8.6 레벨 시프터 없이 1.8V 장치와 통신
    7. 8.7 사용하지 않은 핀 연결
  12. 9 레이아웃 가이드
    1. 9.1 전원 공급 장치 레이아웃
    2. 9.2 접지 배치를 위한 고려 사항
    3. 9.3 트레이스, 바이어스 및 기타 구성 요소
    4. 9.4 보드 레이어 및 권장 스택업을 선택하는 방법
  13. 10부트로더
    1. 10.1 부트로더 소개
    2. 10.2 부트로더 하드웨어 설계 고려 사항
      1. 10.2.1 물리적 통신 인터페이스
      2. 10.2.2 하드웨어 호출
  14. 11참고 문헌
  15. 12개정 내역

1 MSPM0G 하드웨어 설계 검사 목록

표 1-1에서는 MSPM0G 하드웨어 설계 과정에서 확인해야 할 주요 콘텐츠에 대해 설명합니다. 다음 섹션에 더 자세한 내용이 나와 있습니다.

표 1-1 MSPM0G 하드웨어 설계 검사 목록
핀 설명 요구 사항
VDD 전원 공급 장치 양극 핀 VDD와 VSS 사이에 10µF 및 100nF 커패시터를 배치하고 해당 부품을 VDD 및 VSS 핀에 가깝게 유지합니다.
VSS 전원 공급 장치 음극 핀
VCORE 코어 전압(일반: 1.35V) 470nF 커패시터를 VSS에 연결합니다. VCORE 핀에 전압을 공급하거나 외부 부하를 가하지 마십시오.
NRST 리셋 핀 외부 47kΩ 풀업 저항을 10nF 풀다운 커패시터와 연결합니다.
ROSC 외부 레퍼런스 저항 핀
  • 필요한 경우 외부 100kΩ/±0.1% 25ppm 저항을 VSS에 연결하여 높은 SYSOSC 정확도를 구현할 수 있습니다.
  • 열어 놓을 수 있습니다, 애플리케이션에는 SYSOSC에 대한 높은 정확도 요구 사항이 없습니다.
VREF+ 전압 레퍼런스 전원 공급 장치 - 외부 레퍼런스 입력
  • VREF+ 및 VREF-를 사용하여 ADC와 같은 아날로그 주변 장치에 대한 외부 전압 레퍼런스를 가져오는 경우 외부 레퍼런스 소스를 기반으로 하는 커패시턴스로 디커플링 커패시터를 VREF+에서 VREF-/GND로 배치해야 합니다.
  • 애플리케이션에 외부 전압 레퍼런스가 필요하지 않은 경우 열어 두어도 괜찮습니다.
VREF- 전압 레퍼런스 접지 공급 장치 - 외부 레퍼런스 입력
SWCLK 디버그 프로브의 직렬 와이어 클록 VSS로의 내부 풀다운, 외부 부품이 필요하지 않습니다.
SWDIO 양방향(공유) 직렬 와이어 데이터 VDD로의 내부 풀업, 외부 부품이 필요하지 않습니다.
PA0, PA1 오픈 드레인 I/O 높은 출력에 필요한 풀업 저항
PA18 기본 BSL 호출 핀 리셋 후 BSL 모드로 전환되지 않도록 계속 풀다운하십시오. (BSL 호출 핀은 다시 매핑할 수 있습니다.)
PAx(PA0, PA1 제외) 범용 I/O 해당 핀 기능을 GPIO(PINCMx.PF = 0x1)로 설정하고 사용하지 않는 핀을 내부 풀업 또는 풀다운 저항을 사용하여 낮은 출력 또는 입력으로 구성합니다.
주: 범용 I/O와 공유되는 기능이 있는 미사용 핀의 경우 "PAx" 미사용 핀 연결 지침을 따르십시오.

TI는 10μF와 a 0.1nF 저 ESR 세라믹 디커플링 커패시터를 VDD 및 VSS 핀에 연결하는 것을 권장합니다. 더 높은 값의 커패시터를 사용할 수도 있지만 공급 레일 램프업 시간에 영향을 줄 수 있습니다. 디커플링 커패시터는 분리되는 핀에 최대한 가깝게 배치해야 합니다(몇 밀리미터 이내).

NRST 리셋 핀은 외부 47kΩ 풀업 저항을 10nF 풀다운 커패시터와 연결하는 데 필요합니다.

SYSOSC 주파수 보정 루프(FCL) 회로는 ROSC 핀과 VSS 사이에 채워진 외부 100kΩ 저항을 사용하여 SYSOSC에 대한 정밀한 레퍼런스 전류를 제공함으로써 SYSOSC 주파수를 안정화합니다. SYSOSC FCL이 활성화되지 않은 경우 이 저항이 필요하지 않습니다.

외부 크리스털을 지원하는 장치의 경우, 외부 크리스털을 사용할 때 크리스털 오실레이터용 외부 우회 커패시터가 필요합니다.

VCORE 핀에는 0.47µF 탱크 커패시터가 필요하며 장치 접지까지의 최소 거리를 가진 장치 가까이에 배치해야 합니다.

5V 허용 오픈 드레인(ODIO)의 경우 높은 출력을 위해서는 풀업 저항이 필요하며, ODIO를 사용할 경우 I2C 및 UART 기능에 필요합니다.

GUID-20211118-SS0I-GV3N-3FKW-FTQJHQ5V6VQK-low.svg그림 1-1 MSPM0G 일반 애플리케이션 회로도