NESA010A november   2022  – march 2023

 

  1.   摘要
  2.   商標
  3. 1 MSPM0L 硬體設計檢查清單
  4. 2 MSPM0L 裝置中的電源供應器
    1. 2.1 數位電源供應
    2. 2.2 類比電源供應
    3. 2.3 內建電源供應器與電壓參考
    4. 2.4 電源供應器的建議去耦電路
  5. 3 重設和電源供應監控器
    1. 3.1 數位電源供應
    2. 3.2 電源供應監控器
  6. 4 時脈系統
    1. 4.1 內部振盪器
    2. 4.2 外部時脈輸出 (CLK_OUT)
    3. 4.3 頻率時脈計數器 (FCC)
  7. 5 偵錯器
    1. 5.1 偵錯埠針腳和針腳配置
    2. 5.2 具備標準 JTAG 連接器的偵錯埠連接
  8. 6 重要類比周邊裝置
    1. 6.1 ADC 設計考量
    2. 6.2 OPA 設計考量
    3. 6.3 DAC 設計考量
    4. 6.4 COMP 設計考量
    5. 6.5 GPAMP 設計考量
  9. 7 主要數位周邊裝置
    1. 7.1 計時器資源和設計考量
    2. 7.2 UART 和 LIN 資源與設計考量
    3. 7.3 I2C 及 SPI 設計考量
  10. 8 GPIO
    1. 8.1 GPIO 輸出切換速度及負載電容
    2. 8.2 GPIO 電流汲極與源極
    3. 8.3 高速 GPIO
    4. 8.4 開汲極 GPIO 無需使用位準移位器即可實現 5-V 通訊
    5. 8.5 無需使用位準移位器即可與 1.8-V 裝置通訊
    6. 8.6 未使用的接腳連接
  11. 9 配置指南
    1. 9.1 電源供應配置
    2. 9.2 接地佈線圖考量事項
    3. 9.3 佈線、導孔和其他 PCB 元件
    4. 9.4 如何選擇電路板層及建議的堆疊
  12. 10開機載入程式
    1. 10.1 開機載入程式簡介
    2. 10.2 開機載入程式硬體設計考量
      1. 10.2.1 實體通訊介面
      2. 10.2.2 硬體叫用
  13. 11參考
  14. 12修訂記錄

9.4 如何選擇電路板層及建議的堆疊

為減少高速訊號的反射，必須符合源極、汲極與傳輸線路間的阻抗。訊號軌跡的阻抗取決於其幾何及其與於任何參考平面的相對位置。

特定阻抗需求的差動對間軌跡寬度與間距，將視所選 PCB 堆疊而定。由於最小軌跡寬度和間距有所限制，且需視 PCB 技術類型和成本需求而定，因此需選擇 PCB 堆疊以實現所有必要的阻抗。

可使用的最低配置爲 2 個堆疊。高密度 PCB 需要 4 或 6 層電路板，才能產生多個高速訊號。

以下堆疊 (請參閱 圖 9-5) 為 4 層範例，可作爲幫助堆疊評估和選擇的起點。這些堆疊配置使用鄰近電源平面的 GND 平面，以增加電容並縮小 GND 與電源平面間的差距。因此上層的高速訊號會有穩固的 GND 參考平面，有助於減少 EMC 排放，因為增加層數和讓每個 PCB 訊號層有 GND 參考，將可進一步提升輻射 EMC 效能。

GUID-7AE0DFD3-E138-40E3-9AB5-28033C683D3F-low.png圖 9-5 四層 PCB 堆疊範例

如果系統不是很複雜、沒有高速訊號或一些敏感類比訊號，2 個堆疊架構便已足夠。