연산 증폭기(op amp)라고 하는 용어는 1940년에 처음으로 만들어진 것으로서, 외부 소자들을 적절히 선택해서 다양한 수학적 연산을 수행할 수 있는 증폭기를 말합니다. 초기의 연산 증폭기는 진공관을 사용했기 때문에 공간을 많이 차지하고 많은 에너지를 소모했습니다. 시간이 지나면서 디스크리트 트랜지스터를 사용해서 연산 증폭기의 크기를 줄일 수 있게 되었습니다. 오늘날 연산 증폭기는 모노리딕 IC로 구현됨으로써, 고도로 효율적이면서 경제적인 가격대로 사용할 수 있게 되었습니다.

본론으로 들어가기 앞서, 먼저 증폭기의 기초적인 원리들을 살펴보겠습니다. 증폭기는 입력 포트와 출력 포트가 있습니다. 선형적 증폭기라면 출력 신호 = A × 입력 신호가 될 것입니다. 여기서 A는 증폭기 계수 또는 이득이라고 합니다.

입력과 출력 신호 특성에 따라서, 다음의 네 가지 증폭기 이득이 가능합니다:

• 전압(전압 출력/전압 입력)
• 전류(전류 출력/전류 입력)
• 트랜스저항(전압 출력/전류 입력)
• 트랜스컨덕턴스(전류 출력/전압 입력)

대부분의 연산 증폭기가 전압 증폭기이므로, 이 글에서는 전압 증폭기만으로 논의를 제한하도록 하겠습니다.

테브닌 정리를 사용해서 증폭기 모델을 도출하고 적합한 전압 소스와 직렬 저항을 사용해서 단순화할 수 있습니다. 입력 포트는 수동적인 역할을 하고, 자체적으로 전압을 발생시키지 않으며, 이의 테브닌 등가는 저항 소자 R_i입니다. 출력 포트는 전압 소스 AV_i와 출력 저항 R_o로 모델링할 수 있습니다 . 간단한 증폭기 회로를 완성하기 위해 입력 소스와 임피던스 V_s 및 R_s와 출력 부하 R_L을 포함합니다. 그림 1-1은 간단한 증폭기의 테브닌 등가 회로를 보여줍니다.

그림 1-1 증폭기, 소스, 부하를 포함한 테브닌 모델

증폭기 입력 포트와 출력 포트 모두로 전압 분할기 회로를 볼 수 있습니다. 그러므로 다른 소스나 부하를 사용하면 계산을 다시 해야 하므로 회로 계산이 복잡해집니다.

그림 1-1는 그림 1-2의 테브닌 증폭기 모델을 표준적 연산 증폭기 표기로 다시 그린 것입니다. 연산 증폭기는 차동 대 싱글 엔디드 증폭기입니다. 입력 포트 상에서 전압 차이 V_d = V_p - V_n을 증폭해서 출력 포트 상에서 전압 V_o를 발생시키고 접지로 참조합니다.

그림 1-2 표준적 연산 증폭기 표기

위에서도 언급했듯이 입력 포트와 출력 포트로 부하 효과가 존재합니다. 이상적 연산 증폭기 모델을 사용해서 회로 계산을 단순화할 수 있으며, 이 방법이 엔지니어들이 일차적으로 대략적인 계산을 하기 위해서 흔히 사용하는 방법입니다. 이상적 모델은 단순화를 위해서 다음과 같은 세 가지 가정을 합니다:

• 이득이 무한대이다
  방정식 1. a = ∞
• 입력 저항이 무한대이다
  방정식 2. R_i = ∞
• 출력 저항이 0이다
  방정식 3. R_o = 0

그림 1-2로 이러한 가정들을 적용하면 그림 1-3과 같은 이상적인 연산 증폭기 모델을 얻을 수 있습니다.

그림 1-3 이상적 연산 증폭기 모델

이러한 이상적 연산 증폭기 모델을 사용해서 또 다른 단순화들을 할 수 있습니다:

R_i = ∞이므로 I_n = I_p = 0이라고 가정합니다. 그러므로 입력에서 부하 효과가 없습니다.

R_o = 0이므로 출력으로 부하 효과가 없습니다.

연산 증폭기가 선형적 동작을 한다면 V₀은 유한한 전압일 것입니다. 정의에 따라 V_o = V_d × a. 재배열하면, V_d = V_o / a. a = ∞, V_d = V_o / ∞ = 0이므로 이것이 가상 단락 개념의 토대입니다.

이상적 전압 소스를 사용해서 출력 포트를 구동하면 입력 포트 상의 전압 차이만 작용할 것입니다. V_n과 V_p로 공통적 전압은 제거됩니다.

주파수 종속성은 없는 것으로 간주합니다.

시간, 온도, 습도, 전원 변동 등에 대해서 성능 변화가 없는 것으로 간주합니다.

이상적 연산 증폭기가 그 자체로서 매우 유용하지는 않습니다. 유한한 입력 신호가 무한대의 출력을 발생시키기 때문입니다. 이상적인 연산 증폭기 주변에 외부 부품을 연결함으로써 유용한 증폭기 회로를 구축할 수 있습니다. 그림 2-1는 기본적인 연산 증폭기 회로로서, 비반전 증폭기를 보여줍니다. 삼각형 게인 블록 기호를 사용해 이상적인 연산 증폭기를 나타냅니다. + (Vp)로 표시되어 있는 입력 단자는 비반전 입력이라고 하며, – (Vn)은 반전 입력을 나타냅니다.

그림 2-1 비반전 증폭기

이 회로를 이해하기 위해서는 입력 전압 V_i와 출력 전압 V_o 사이의 관계식을 도출해야 합니다.

입력으로 부하 효과가 없다는 것을 상기한다면 다음과 같습니다.

V_nVn에서의 전압은 V_o로부터 저항 네트워크 R₁과 R₂를 거쳐서 도출할 수 있습니다. 그러므로 다음과 같습니다.

방정식 22.

여기서,

방정식 23.

파라미터 b를 피드백 계수라고 합니다. 출력 중에서 입력으로 피드백되는 부분을 지칭하기 때문입니다.

이상적 모델을 상기하면 다음과 같습니다.

이 공식을 치환해서 다음과 같은 공식을 얻을 수 있습니다.

그러면 이 공식을 정리해서 다음을 얻을 수 있습니다.

방정식 16.

이 결과를 보면, 그림 2-1의 연산 증폭기 회로가 이득 A인 증폭기라는 것을 알 수 있습니다. V_i와 V_O의 극성이 동일하므로, 이 증폭기를 비반전 증폭기라고 합니다.

A는 연산 증폭기 회로의 폐쇄 루프 이득이고, a는 개방 루프 이득입니다. 곱 ab를 루프 이득이라고 합니다. 이 이득이 비반전 입력에서 시작해서 연산 증폭기와 피드백 네트워크를 거쳐서 시계방향 루프로 전달됩니다.