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SN65LVDS86A-Q1

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製品詳細

Function Deserializer Color depth (bpp) 18 Input compatibility LVDS Output compatibility LVCMOS Features Capable to Drive up to 10 meters STP Cable Applications In-vehicle Infotainment (IVI) Rating Automotive Operating temperature range (°C) -40 to 125
Function Deserializer Color depth (bpp) 18 Input compatibility LVDS Output compatibility LVCMOS Features Capable to Drive up to 10 meters STP Cable Applications In-vehicle Infotainment (IVI) Rating Automotive Operating temperature range (°C) -40 to 125
TSSOP (DGG) 48 101.25 mm² 12.5 x 8.1
  • 3:21 Data Channel Expansion at up to 178.5 Mbytes/s Throughput
  • Suited for SVGA, XGA, or SXGA Display Data Transmission From Controller to
    Display With Very Low EMI
  • Three Data Channels and Clock Low-Voltage Differential Channels In
    and 21 Data and Clock Low-Voltage TTL Channels Out
  • Operates From a Single 3.3-V Supply
  • Tolerates 4-kV Human-Body Model (HBM) ESD
  • Packaged in Thin Shrink Small-Outline Package (TSSOP) With 20-Mil Terminal Pitch
  • Consumes Less Than 1 mW When Disabled
  • Wide Phase-Lock Input Frequency Range 31 MHz to 68 MHz
  • No External Components Required for PLL
  • Inputs Meet or Exceed the Standard Requirements of ANSI EIA/TIA-644 Standard
  • Improved Replacement for the SN75LVDS86 and NSC DS90C364
  • Improved Jitter Tolerance
  • Qualified for Automotive Applications
  • 3:21 Data Channel Expansion at up to 178.5 Mbytes/s Throughput
  • Suited for SVGA, XGA, or SXGA Display Data Transmission From Controller to
    Display With Very Low EMI
  • Three Data Channels and Clock Low-Voltage Differential Channels In
    and 21 Data and Clock Low-Voltage TTL Channels Out
  • Operates From a Single 3.3-V Supply
  • Tolerates 4-kV Human-Body Model (HBM) ESD
  • Packaged in Thin Shrink Small-Outline Package (TSSOP) With 20-Mil Terminal Pitch
  • Consumes Less Than 1 mW When Disabled
  • Wide Phase-Lock Input Frequency Range 31 MHz to 68 MHz
  • No External Components Required for PLL
  • Inputs Meet or Exceed the Standard Requirements of ANSI EIA/TIA-644 Standard
  • Improved Replacement for the SN75LVDS86 and NSC DS90C364
  • Improved Jitter Tolerance
  • Qualified for Automotive Applications

The SN65LVDS86A FlatLink™ receiver contains three serial-in 7-bit parallel-out shift registers and four low-voltage differential signaling (LVDS) line receivers in a single integrated circuit. These functions allow receipt of synchronous data from a compatible transmitter, such as the SN75LVDS81, ’83, ’84, or ’85, over four balanced-pair conductors and expansion to 21 bits of single-ended low-voltage LVTTL synchronous data at a lower transfer rate.

When receiving, the high-speed LVDS data is received and loaded into registers at seven times the LVDS input clock (CLKIN) rate. The data is then unloaded to a 21-bit wide LVTTL parallel bus at the CLKIN rate. The SN65LVDS86A presents valid data on the falling edge of the output clock (CLKOUT).

The SN65LVDS86A requires only four line-termination resistors for the differential inputs and little or no control. The data bus appears the same at the input to the transmitter and output of the receiver with the data transmission transparent to the user(s). The only user intervention is the possible use of the shutdown/clear (SHTDN) active-low input to inhibit the clock and shut off the LVDS receivers for lower power consumption. A low level on this signal clears all internal registers to a low level.

The SN65LVDS86A is characterized for operation over the full automotive temperature range of –40°C to 125°C.

The SN65LVDS86A FlatLink™ receiver contains three serial-in 7-bit parallel-out shift registers and four low-voltage differential signaling (LVDS) line receivers in a single integrated circuit. These functions allow receipt of synchronous data from a compatible transmitter, such as the SN75LVDS81, ’83, ’84, or ’85, over four balanced-pair conductors and expansion to 21 bits of single-ended low-voltage LVTTL synchronous data at a lower transfer rate.

When receiving, the high-speed LVDS data is received and loaded into registers at seven times the LVDS input clock (CLKIN) rate. The data is then unloaded to a 21-bit wide LVTTL parallel bus at the CLKIN rate. The SN65LVDS86A presents valid data on the falling edge of the output clock (CLKOUT).

The SN65LVDS86A requires only four line-termination resistors for the differential inputs and little or no control. The data bus appears the same at the input to the transmitter and output of the receiver with the data transmission transparent to the user(s). The only user intervention is the possible use of the shutdown/clear (SHTDN) active-low input to inhibit the clock and shut off the LVDS receivers for lower power consumption. A low level on this signal clears all internal registers to a low level.

The SN65LVDS86A is characterized for operation over the full automotive temperature range of –40°C to 125°C.
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技術資料

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* データシート SN65LVDS86A-Q1 Flat Link Receiver データシート (Rev. A) 2012年 1月 16日

設計および開発

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シミュレーション・ツール

PSPICE-FOR-TI — TI Design / シミュレーション・ツール向け PSpice®

PSpice® for TI は、各種アナログ回路の機能評価に役立つ、設計とシミュレーション向けの環境です。設計とシミュレーションに適したこのフル機能スイートは、Cadence® のアナログ分析エンジンを使用しています。PSpice for TI は無償で使用でき、アナログや電源に関する TI の製品ラインアップを対象とする、業界でも有数の大規模なモデル・ライブラリが付属しているほか、選択された一部のアナログ動作モデルも利用できます。

設計とシミュレーション向けの環境である PSpice for TI (...)
リクエスト
シミュレーション・ツール

TINA-TI — SPICE ベースのアナログ・シミュレーション・プログラム

TINA-TI は、DC 解析、過渡解析、周波数ドメイン解析など、SPICE の標準的な機能すべてを搭載しています。TINA には多彩な後処理機能があり、結果を必要なフォーマットにすることができます。仮想計測機能を使用すると、入力波形を選択し、回路ノードの電圧や波形を仮想的に測定することができます。TINA の回路キャプチャ機能は非常に直観的であり、「クイックスタート」を実現できます。

TINA-TI をインストールするには、約 500MB が必要です。インストールは簡単です。必要に応じてアンインストールも可能です。(そのようなことはないと思いますが)

TINA は DesignSoft (...)

ユーザー ガイド: PDF
英語版 (Rev.A): PDF
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TSSOP (DGG) 48 Ultra Librarian
TI の評価品に関する標準契約約款が適用されます。

購入と品質

記載されている情報：
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL 定格 / ピーク リフロー
  • MTBF/FIT 推定値
  • 使用原材料
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果
記載されている情報：
  • ファブの拠点
  • 組み立てを実施した拠点

サポートとトレーニング

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