ホーム ロジックと電圧変換 フリップ・フロップ、ラッチ、レジスタ D タイプ・ラッチ
ホーム
ロジックと電圧変換
フリップ・フロップ、ラッチ、レジスタ
D タイプ・ラッチ

SN74LVC573A

アクティブ

3 ステート出力、オクタル・トランスペアレント D タイプ・ラッチ

ご注文はこちら
データシート

SN74LVC573A

アクティブ
データシート ご注文はこちら

製品詳細

Number of channels 8 Technology family LVC Supply voltage (min) (V) 1.65 Supply voltage (max) (V) 3.6 Input type Standard CMOS Output type 3-State Clock frequency (max) (MHz) 100 IOL (max) (mA) 24 IOH (max) (mA) -24 Supply current (max) (µA) 10 Features Balanced outputs, Flow-through pinout, Over-voltage tolerant inputs, Partial power down (Ioff), Very high speed (tpd 5-10ns) Operating temperature range (°C) -40 to 125 Rating Catalog
Number of channels 8 Technology family LVC Supply voltage (min) (V) 1.65 Supply voltage (max) (V) 3.6 Input type Standard CMOS Output type 3-State Clock frequency (max) (MHz) 100 IOL (max) (mA) 24 IOH (max) (mA) -24 Supply current (max) (µA) 10 Features Balanced outputs, Flow-through pinout, Over-voltage tolerant inputs, Partial power down (Ioff), Very high speed (tpd 5-10ns) Operating temperature range (°C) -40 to 125 Rating Catalog
PDIP (N) 20 228.702 mm² 24.33 x 9.4 SOIC (DW) 20 131.84 mm² 12.8 x 10.3 SOP (NS) 20 98.28 mm² 12.6 x 7.8 SSOP (DB) 20 56.16 mm² 7.2 x 7.8 TSSOP (PW) 20 41.6 mm² 6.5 x 6.4 TVSOP (DGV) 20 32 mm² 5 x 6.4 VQFN (RGY) 20 15.75 mm² 4.5 x 3.5
  • Operate From 1.65 V to 3.6 V
  • Inputs Accept Voltages to 5.5 V
  • Max tpd of 6.9 ns at 3.3 V
  • Typical VOLP (Output Ground Bounce)
    < 0.8 V at VCC = 3.3 V, TA = 25°C
  • Typical VOHV (Output VOH Undershoot)
    > 2 V at VCC = 3.3 V, TA = 25°C
  • Support Mixed-Mode Signal Operation on All Ports (5-V Input/Output Voltage With 3.3-V VCC)
  • Ioff Supports Live Insertion, Partial Power Down Mode, and Back Drive Protection
  • Latch-Up Performance Exceeds 250 mA
    Per JESD 17
  • ESD Protection Exceeds JESD 22
    • 2000-V Human-Body Model (A114-A)
    • 200-V Machine Model (A115-A)
    • 1000-V Charged-Device Model (C101)
  • Operate From 1.65 V to 3.6 V
  • Inputs Accept Voltages to 5.5 V
  • Max tpd of 6.9 ns at 3.3 V
  • Typical VOLP (Output Ground Bounce)
    < 0.8 V at VCC = 3.3 V, TA = 25°C
  • Typical VOHV (Output VOH Undershoot)
    > 2 V at VCC = 3.3 V, TA = 25°C
  • Support Mixed-Mode Signal Operation on All Ports (5-V Input/Output Voltage With 3.3-V VCC)
  • Ioff Supports Live Insertion, Partial Power Down Mode, and Back Drive Protection
  • Latch-Up Performance Exceeds 250 mA
    Per JESD 17
  • ESD Protection Exceeds JESD 22
    • 2000-V Human-Body Model (A114-A)
    • 200-V Machine Model (A115-A)
    • 1000-V Charged-Device Model (C101)

The SN54LVC573A octal transparent D-type latch is designed for 2.7-V to 3.6-V VCC operation, and the SN74LVC573A octal transparent D-type latch is designed for 1.65-V to 3.6-V VCC operation. These devices feature 3-state outputs designed specifically for driving highly capacitive or relatively low-impedance loads. They are particularly suitable for implementing buffer registers, input/output (I/O) ports, bidirectional bus drivers, and working registers.

The SN54LVC573A octal transparent D-type latch is designed for 2.7-V to 3.6-V VCC operation, and the SN74LVC573A octal transparent D-type latch is designed for 1.65-V to 3.6-V VCC operation. These devices feature 3-state outputs designed specifically for driving highly capacitive or relatively low-impedance loads. They are particularly suitable for implementing buffer registers, input/output (I/O) ports, bidirectional bus drivers, and working registers.

filter その他の D タイプ・ラッチ を検索
ダウンロード 字幕付きのビデオを表示 ビデオ

技術資料

star =TI が選定したこの製品の主要ドキュメント
結果が見つかりませんでした。検索条件をクリアしてから、再度検索を試してください。
29 をすべて表示
種類 タイトル 最新の英語版をダウンロード 日付
* データシート SNx4LVC573A Octal Transparent D-Type Latches With 3-State Outputs データシート (Rev. S) 2013年 5月 30日
アプリケーション・ノート Power-Up Behavior of Clocked Devices (Rev. B) PDF | HTML 2022年 12月 15日
アプリケーション・ノート Implications of Slow or Floating CMOS Inputs (Rev. E) 2021年 7月 26日
セレクション・ガイド Little Logic Guide 2018 (Rev. G) 2018年 7月 6日
セレクション・ガイド Logic Guide (Rev. AB) 2017年 6月 12日
アプリケーション・ノート How to Select Little Logic (Rev. A) 2016年 7月 26日
アプリケーション・ノート Understanding and Interpreting Standard-Logic Data Sheets (Rev. C) 2015年 12月 2日
セレクション・ガイド ロジック・ガイド (Rev. AA 翻訳版) 最新英語版 (Rev.AB) 2014年 11月 6日
ユーザー・ガイド LOGIC Pocket Data Book (Rev. B) 2007年 1月 16日
製品概要 Design Summary for WCSP Little Logic (Rev. B) 2004年 11月 4日
アプリケーション・ノート Semiconductor Packing Material Electrostatic Discharge (ESD) Protection 2004年 7月 8日
アプリケーション・ノート Selecting the Right Level Translation Solution (Rev. A) 2004年 6月 22日
ユーザー・ガイド Signal Switch Data Book (Rev. A) 2003年 11月 14日
アプリケーション・ノート Use of the CMOS Unbuffered Inverter in Oscillator Circuits 2003年 11月 6日
ユーザー・ガイド LVC and LV Low-Voltage CMOS Logic Data Book (Rev. B) 2002年 12月 18日
アプリケーション・ノート Texas Instruments Little Logic Application Report 2002年 11月 1日
アプリケーション・ノート TI IBIS File Creation, Validation, and Distribution Processes 2002年 8月 29日
その他の技術資料 Standard Linear & Logic for PCs, Servers & Motherboards 2002年 6月 13日
アプリケーション・ノート 16-Bit Widebus Logic Families in 56-Ball, 0.65-mm Pitch Very Thin Fine-Pitch BGA (Rev. B) 2002年 5月 22日
アプリケーション・ノート Power-Up 3-State (PU3S) Circuits in TI Standard Logic Devices 2002年 5月 10日
その他の技術資料 STANDARD LINEAR AND LOGIC FOR DVD/VCD PLAYERS 2002年 3月 27日
アプリケーション・ノート Migration From 3.3-V To 2.5-V Power Supplies For Logic Devices 1997年 12月 1日
アプリケーション・ノート Bus-Interface Devices With Output-Damping Resistors Or Reduced-Drive Outputs (Rev. A) 1997年 8月 1日
アプリケーション・ノート CMOS Power Consumption and CPD Calculation (Rev. B) 1997年 6月 1日
アプリケーション・ノート LVC Characterization Information 1996年 12月 1日
アプリケーション・ノート Input and Output Characteristics of Digital Integrated Circuits 1996年 10月 1日
アプリケーション・ノート Live Insertion 1996年 10月 1日
設計ガイド Low-Voltage Logic (LVC) Designer's Guide 1996年 9月 1日
アプリケーション・ノート Understanding Advanced Bus-Interface Products Design Guide 1996年 5月 1日

設計および開発

その他のアイテムや必要なリソースを参照するには、以下のタイトルをクリックして詳細ページをご覧ください。

評価ボード

14-24-LOGIC-EVM — 14 ピンから 24 ピンの D、DB、DGV、DW、DYY、NS、PW の各パッケージに封止した各種ロジック製品向けの汎用評価基板

14-24-logic-EVM 評価基板は、14 ピンから 24 ピンの D、DW、DB、NS、PW、DYY、DGV の各パッケージに封止した各種ロジック デバイスをサポートする設計を採用しています。

ユーザー ガイド: PDF | HTML
TI.com で取り扱いなし
評価ボード

14-24-NL-LOGIC-EVM — 14 ピンから 24 ピンのリードなしパッケージ向け、ロジック製品の汎用評価基板

14-24-NL-LOGIC-EVM は、14 ピンから24 ピンの BQA、BQB、RGY、RSV、RJW、RHL の各パッケージに封止した各種ロジック デバイスや変換デバイスをサポートする設計を採用したフレキシブルな評価基板 (EVM) です。

ユーザー ガイド: PDF | HTML
TI.com で取り扱いなし
シミュレーション・モデル

SN74LVC573A IBIS Model (Rev. A)

SCLM056A.ZIP (40 KB) - IBIS Model
ダウンロード
リファレンス・デザイン

TIDA-010132 — レーダーアプリケーション向け、マルチチャネル RF トランシーバのリファレンス デザイン

このリファレンス デザインは、8 チャネルのアナログ フロント エンド (AFE) を提示します。4 チャネル RF トランシーバである AFE7444 を 2 個搭載しているほか、LMK04828-LMX2594 をベースとするクロック処理サブシステムも採用しています。その結果、このデザインは 16 チャネルまたはそれ以上のチャネル数に拡張することも可能です。各 AFE チャネルが搭載しているのは、14 ビット 9GSPS の DAC です。ほかに、2.6GHz で 75dB を上回るダイナミック レンジを達成し、10ps (ピコ秒) 未満のスキューで同期する 3GSPS の ADC (...)
設計ガイド: PDF
回路図: PDF
パッケージ ピン数 CAD シンボル、フットプリント、および 3D モデル
PDIP (N) 20 Ultra Librarian
SOIC (DW) 20 Ultra Librarian
SOP (NS) 20 Ultra Librarian
SSOP (DB) 20 Ultra Librarian
TSSOP (PW) 20 Ultra Librarian
TVSOP (DGV) 20 Ultra Librarian
VQFN (RGY) 20 Ultra Librarian
TI の評価品に関する標準契約約款が適用されます。

購入と品質

記載されている情報：
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL 定格 / ピーク リフロー
  • MTBF/FIT 推定値
  • 使用原材料
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果
記載されている情報：
  • ファブの拠点
  • 組み立てを実施した拠点

サポートとトレーニング

TI E2E™ フォーラムでは、TI のエンジニアからの技術サポートを提供

投稿されたすべてのフォーラムトピック (英語) を表示

コンテンツは、TI 投稿者やコミュニティ投稿者によって「現状のまま」提供されるもので、TI による仕様の追加を意図するものではありません。使用条件をご確認ください。

TI 製品の品質、パッケージ、ご注文に関するお問い合わせは、TI サポートをご覧ください。​​​​​​​​​​​​​​

ビデオ