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SN74SSTV16859

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SSTL_2 入出力に対応、200MHz、13 ビット入力、26 ビット出力、レジスタ内蔵バッファ

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製品詳細

Function Memory interface Output frequency (max) (MHz) 200 Number of outputs 26 Output supply voltage (V) 2.5 Core supply voltage (V) 2.5 Features DDR2 register Operating temperature range (°C) 0 to 70 Rating Military Output type SSTL-18 Input type SSTL-18
Function Memory interface Output frequency (max) (MHz) 200 Number of outputs 26 Output supply voltage (V) 2.5 Core supply voltage (V) 2.5 Features DDR2 register Operating temperature range (°C) 0 to 70 Rating Military Output type SSTL-18 Input type SSTL-18
TSSOP (DGG) 64 137.7 mm² 17 x 8.1 VQFNP (RGQ) 56 64 mm² 8 x 8
  • Member of the Texas Instruments Widebus™ Family
  • 1-to-2 Outputs to Support Stacked DDR DIMMs
  • Supports SSTL_2 Data Inputs
  • Outputs Meet SSTL_2 Class II Specifications
  • Differential Clock (CLK and CLK\) Inputs
  • Supports LVCMOS Switching Levels on the RESET\ Input
  • RESET\ Input Disables Differential Input Receivers, Resets All Registers, and Forces All Outputs Low
  • Pinout Optimizes DIMM PCB Layout
  • Latch-Up Performance Exceeds 100 mA Per JESD 78, Class II
  • ESD Protection Exceeds JESD 22
    • 2000-V Human-Body Model (A114-A)
    • 200-V Machine Model (A115-A)

Widebus is a trademark of Texas Instruments.
  • Member of the Texas Instruments Widebus™ Family
  • 1-to-2 Outputs to Support Stacked DDR DIMMs
  • Supports SSTL_2 Data Inputs
  • Outputs Meet SSTL_2 Class II Specifications
  • Differential Clock (CLK and CLK\) Inputs
  • Supports LVCMOS Switching Levels on the RESET\ Input
  • RESET\ Input Disables Differential Input Receivers, Resets All Registers, and Forces All Outputs Low
  • Pinout Optimizes DIMM PCB Layout
  • Latch-Up Performance Exceeds 100 mA Per JESD 78, Class II
  • ESD Protection Exceeds JESD 22
    • 2000-V Human-Body Model (A114-A)
    • 200-V Machine Model (A115-A)

Widebus is a trademark of Texas Instruments.

This 13-bit to 26-bit registered buffer is designed for 2.3-V to 2.7-V VCC operation.

All inputs are SSTL_2, except the LVCMOS reset (RESET)\ input. All outputs are SSTL_2, Class II compatible.

The SN74SSTV16859 operates from a differential clock (CLK and CLK\). Data are registered at the crossing of CLK going high and CLK\ going low.

The device supports low-power standby operation. When RESET\ is low, the differential input receivers are disabled, and undriven (floating) data, clock, and reference voltage (VREF) inputs are allowed. In addition, when RESET\ is low, all registers are reset and all outputs are forced low. The LVCMOS RESET\ input always must be held at a valid logic high or low level.

To ensure defined outputs from the register before a stable clock has been supplied, RESET\ must be held in the low state during power up.

This 13-bit to 26-bit registered buffer is designed for 2.3-V to 2.7-V VCC operation.

All inputs are SSTL_2, except the LVCMOS reset (RESET)\ input. All outputs are SSTL_2, Class II compatible.

The SN74SSTV16859 operates from a differential clock (CLK and CLK\). Data are registered at the crossing of CLK going high and CLK\ going low.

The device supports low-power standby operation. When RESET\ is low, the differential input receivers are disabled, and undriven (floating) data, clock, and reference voltage (VREF) inputs are allowed. In addition, when RESET\ is low, all registers are reset and all outputs are forced low. The LVCMOS RESET\ input always must be held at a valid logic high or low level.

To ensure defined outputs from the register before a stable clock has been supplied, RESET\ must be held in the low state during power up.
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技術資料

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種類 タイトル 最新の英語版をダウンロード 日付
* データシート SN74SSTV16859 データシート (Rev. D) 2004年 8月 3日
セレクション・ガイド Logic Guide (Rev. AB) 2017年 6月 12日
アプリケーション・ノート Understanding and Interpreting Standard-Logic Data Sheets (Rev. C) 2015年 12月 2日
セレクション・ガイド ロジック・ガイド (Rev. AA 翻訳版) 最新英語版 (Rev.AB) 2014年 11月 6日
ユーザー・ガイド LOGIC Pocket Data Book (Rev. B) 2007年 1月 16日
アプリケーション・ノート Semiconductor Packing Material Electrostatic Discharge (ESD) Protection 2004年 7月 8日
アプリケーション・ノート 56-Pin Quad Flatpack No-Lead Logic Package 2003年 2月 7日
アプリケーション・ノート Application of the SN74SSTVF16857 in Planar PC2700 (DDR-333) RDIMMs 2003年 1月 10日
アプリケーション・ノート TI IBIS File Creation, Validation, and Distribution Processes 2002年 8月 29日
その他の技術資料 DIMM Module Solution 2002年 6月 13日
その他の技術資料 Standard Linear & Logic for PCs, Servers & Motherboards 2002年 6月 13日
アプリケーション・ノート Application of the SN74SSTV32852 in Stacked, Low-Profile (1U) PC-1600/2100 DIMMs 2001年 11月 7日
アプリケーション・ノート Low-Power Support Using Texas Instruments SN74SSTV16857 and SN74SSTV16859 2001年 2月 9日

設計および開発

その他のアイテムや必要なリソースを参照するには、以下のタイトルをクリックして詳細ページをご覧ください。

シミュレーション・モデル

HSPICE Model of SN74SSTV16859

SCEJ121.ZIP (42 KB) - HSpice Model
ダウンロード
シミュレーション・モデル

SN74SSTV16859 IBIS Model (Rev. C)

SCEM158C.ZIP (18 KB) - IBIS Model
ダウンロード
シミュレーション・ツール

PSPICE-FOR-TI — TI Design / シミュレーション・ツール向け PSpice®

PSpice® for TI は、各種アナログ回路の機能評価に役立つ、設計とシミュレーション向けの環境です。設計とシミュレーションに適したこのフル機能スイートは、Cadence® のアナログ分析エンジンを使用しています。PSpice for TI は無償で使用でき、アナログや電源に関する TI の製品ラインアップを対象とする、業界でも有数の大規模なモデル・ライブラリが付属しているほか、選択された一部のアナログ動作モデルも利用できます。

設計とシミュレーション向けの環境である PSpice for TI (...)
リクエスト
パッケージ ピン数 CAD シンボル、フットプリント、および 3D モデル
TSSOP (DGG) 64 Ultra Librarian
VQFNP (RGQ) 56 Ultra Librarian
TI の評価品に関する標準契約約款が適用されます。

購入と品質

記載されている情報：
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL 定格 / ピーク リフロー
  • MTBF/FIT 推定値
  • 使用原材料
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果
記載されている情報：
  • ファブの拠点
  • 組み立てを実施した拠点

サポートとトレーニング

TI E2E™ フォーラムでは、TI のエンジニアからの技術サポートを提供

投稿されたすべてのフォーラムトピック (英語) を表示

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