LMK04821EVM

LMK04821EVM 122.88MHz の VCXO 搭載、デュアル・ループ・ジッタ・クリーナの評価基板

LMK04821EVM

購入

概要

LMK04821EVM は、JEDEC JESD204B をサポートする、業界最高性能のクロック・コンディショナである LMK04821 製品ファミリに対応します。デュアル・ループ PLLatinum™ アーキテクチャを採用した結果、低ノイズ VCXO モジュールを使用して 100fs (フェムト秒) 以下のジッタ (12kHz~20MHz) を実現できます。このデュアル・ループ・アーキテクチャは、2 個の高性能フェーズ・ロック・ループ (PLL)、1 個の低ノイズ水晶発振器回路、1 個の高性能電圧制御発振器 (VCO) で構成されています。

122.88MHz VCXO は事前実装済みです。開発ユーザーは、独自のカスタム VCXO を使用するために既存の VCXO を交換することや、複数の SMA コネクタを活用して接続することができます。

通常、PLL2 は内蔵 VCO と組み合わせて使用しますが、外部 VCO を使用するためのフットプリントが存在しているほか、複数の SMA コネクタを活用して外部 VCO を接続することも可能です。

PLL ループ・フィルタは、デフォルトの使用方法に合わせた事前設計を採用しています。  VCXO や VCO を入れ替える方法、または他の動作パラメータを変更する方法で、ループ・フィルタを再設計することもできます。  クロック設計ツールまたは WEBENCH Clock Architect を使用してループ・フィルタを再設計することが可能です。

特長
  1. JEDEC JESD204B をサポートしており、パルス形式の SYSREF を生成できます。
  2. CodeLoader ソフトウェアを使用して構成することが可能な評価ボード。
  3. 差動、シングルエンド、LVCMOS いずれかの入力クロックを受け入れます。
  4. バランを使用して複数の LVPECL 出力をテスト装置に接続すること、または未接続の出力に 50Ω の終端を取り付ける方法でシングルエンド・デバイスに接続することができます。
クロック ジッタ クリーナ
LMK04821 JESD204B サポート、超低ジッタ・シンセサイザとジッタ・クリーナ
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開始する

  1. CDCE6214-Q1EVM のご注文
  2. TICSPRO-SW のダウンロードとインストール
  3. CDCE6214-Q1EVM user's guide (英語) を読む
  4. TICSRPRO-SW を使用してレジスタを構成

購入と開発の開始

評価ボード

LMK04821EVM — LMK04821 評価モジュール

TI.com で取り扱いなし
TI の評価品に関する標準契約約款が適用されます。

技術資料

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種類 タイトル 英語版のダウンロード 日付
証明書 LMK04821EVM EU Declaration of Conformity (DoC) 2019年 1月 2日
データシート LMK0482x Ultra Low-Noise JESD204B Compliant Clock Jitter Cleaner With Dual Loop PLLs データシート (Rev. AS) PDF | HTML 2017年 9月 27日
EVM ユーザー ガイド (英語) LMK04821EVM User's Guide 2014年 7月 30日

関連する設計リソース

ソフトウェア開発

アプリケーション・ソフトウェアとフレームワーク
CLOCKDESIGNTOOL クロック設計ツール - ループ・フィルタおよびデバイス構成+シミュレーション
IDE (統合開発環境)、コンパイラ、またはデバッガ
CODELOADER CodeLoader デバイス・レジスタ・プログラミング

サポートとトレーニング

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