JAJSFG9C May   2018  – May 2024 2N7001T

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 スイッチング特性
    7. 5.7 動作特性
    8. 5.8 代表的特性
  7. 6 パラメータ測定情報
    1. 6.1 負荷回路および電圧波形
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 1.65V～3.60V の昇圧または降圧変換
      2. 7.3.2 平衡化された CMOS プッシュプル出力
      3. 7.3.3 標準 CMOS 入力
      4. 7.3.4 負のクランプ ダイオード
      5. 7.3.5 部分的パワー ダウン (Ioff)
      6. 7.3.6 過電圧許容入力
    4. 7.4 デバイスの機能モード
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 プロセッサ エラーの昇圧変換
        1. 8.2.1.1 設計要件
        2. 8.2.1.2 詳細な設計手順
        3. 8.2.1.3 アプリケーション曲線
      2. 8.2.2 ディスクリート FET による変換の代替
    3. 8.3 電源に関する推奨事項
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 関連資料
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

6.1 負荷回路および電圧波形

特に記述のない限り、すべての入力パルスは、以下の特性を持つジェネレータで生成されます。

  • f = 1 MHz
  • ZO = 50 Ω
  • dv/dt ≤ 1 ns/V

2N7001T 負荷回路
A. CL にはプローブと治具の容量が含まれます。
図 6-1 負荷回路
表 6-1 負荷回路の条件
パラメータVCCRLCL
tpd伝搬 (遅延) 時間1.65 V～3.6 V2kΩ15pF
2N7001T 伝搬遅延
A. VCCI は、入力ポートに関連付けられた電源ピンです。
B. VOH と VOL は、規定された RL と CL で発生する出力電圧レベルの標準値です。
図 6-2 伝搬遅延