JAJSOB8B March   2023  – April 2024 ADS127L21

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1  絶対最大定格
    2. 5.2  ESD 定格
    3. 5.3  推奨動作条件
    4. 5.4  熱に関する情報
    5. 5.5  電気的特性
    6. 5.6  タイミング要件 (1.65V ≦ IOVDD ≦ 2V)
    7. 5.7  スイッチング特性 (1.65V ≦ IOVDD ≦ 2V)
    8. 5.8  タイミング要件 (2V < IOVDD ≤ 5.5V)
    9. 5.9  スイッチング特性 (2V < IOVDD ≤ 5.5V)
    10. 5.10 タイミング図
    11. 5.11 代表的特性
  7. 6 パラメータ測定情報
    1. 6.1  オフセット誤差の測定
    2. 6.2  オフセット ドリフトの測定
    3. 6.3  ゲイン誤差の測定
    4. 6.4  ゲイン・ドリフトの測定
    5. 6.5  NMRR の測定
    6. 6.6  CMRR の測定
    7. 6.7  PSRR の測定
    8. 6.8  SNR の測定
    9. 6.9  INL 誤差の測定
    10. 6.10 THD の測定
    11. 6.11 IMD の測定
    12. 6.12 SFDR の測定
    13. 6.13 ノイズ性能
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 アナログ入力 (AINP、AINN)
        1. 7.3.1.1 入力レンジ
      2. 7.3.2 リファレンス電圧 (REFP、REFN)
        1. 7.3.2.1 リファレンス電圧の範囲
      3. 7.3.3 クロック動作
        1. 7.3.3.1 内部発振器
        2. 7.3.3.2 外部クロック
      4. 7.3.4 変調器
      5. 7.3.5 デジタル フィルタ
        1. 7.3.5.1 広帯域フィルタ
          1. 7.3.5.1.1 広帯域フィルタ オプション
          2. 7.3.5.1.2 sinc5 フィルタの段
          3. 7.3.5.1.3 FIR1 フィルタ段
          4. 7.3.5.1.4 FIR2 フィルタ段
          5. 7.3.5.1.5 FIR3 フィルタ段
          6. 7.3.5.1.6 FIR3 のデフォルト係数
          7. 7.3.5.1.7 IIR フィルタの段
            1. 7.3.5.1.7.1 IIR フィルタの安定性
        2. 7.3.5.2 低レイテンシ フィルタ (sinc)
          1. 7.3.5.2.1 sinc3 および sinc4 フィルタ
          2. 7.3.5.2.2 sinc3 + sinc1 および sinc4 + sinc1 カスケード フィルタ
      6. 7.3.6 電源
        1. 7.3.6.1 AVDD1 と AVSS
        2. 7.3.6.2 AVDD2
        3. 7.3.6.3 IOVDD
        4. 7.3.6.4 パワーオン リセット (POR)
        5. 7.3.6.5 CAPA および CAPD
      7. 7.3.7 VCM の出力電圧
    4. 7.4 デバイスの機能モード
      1. 7.4.1 速度モード
      2. 7.4.2 アイドル モード
      3. 7.4.3 スタンバイ モード
      4. 7.4.4 パワーダウン モード
      5. 7.4.5 リセット
        1. 7.4.5.1 RESET ピン
        2. 7.4.5.2 SPI レジスタへの書き込みによるリセット
        3. 7.4.5.3 SPI の入力パターンによるリセット
      6. 7.4.6 同期
        1. 7.4.6.1 同期制御モード
        2. 7.4.6.2 スタート / ストップ制御モード
        3. 7.4.6.3 ワンショット制御モード
      7. 7.4.7 変換開始の遅延時間
      8. 7.4.8 較正
        1. 7.4.8.1 OFFSET2、OFFSET1、OFFSET0 較正レジスタ (アドレス 0Ch、0Dh、0Eh)
        2. 7.4.8.2 GAIN2、GAIN1、GAIN0 較正レジスタ (アドレス 0Fh、10h、11h)
        3. 7.4.8.3 較正手順
    5. 7.5 プログラミング
      1. 7.5.1 シリアル・インターフェイス (SPI)
        1. 7.5.1.1  チップ・セレクト (CS)
        2. 7.5.1.2  シリアル・クロック (SCLK)
        3. 7.5.1.3  シリアル データ入力 (SDI)
        4. 7.5.1.4  シリアル データ出力 / データ準備完了 (SDO/DRDY)
        5. 7.5.1.5  SPI フレーム
        6. 7.5.1.6  全二重動作
        7. 7.5.1.7  デバイスのコマンド
          1. 7.5.1.7.1 無動作
          2. 7.5.1.7.2 レジスタ読み取りコマンド
          3. 7.5.1.7.3 レジスタ書き込みコマンド
        8. 7.5.1.8  変換データの読み取り
          1. 7.5.1.8.1 変換データ
          2. 7.5.1.8.2 データ準備完了
            1. 7.5.1.8.2.1 DRDY
            2. 7.5.1.8.2.2 SDO/DRDY
            3. 7.5.1.8.2.3 DRDY ビット
            4. 7.5.1.8.2.4 クロックのカウント
          3. 7.5.1.8.3 STATUS バイト
        9. 7.5.1.9  デイジー チェーン動作
        10. 7.5.1.10 3 線式 SPI モード
          1. 7.5.1.10.1 3 線式 SPI モードのフレームのリセット
        11. 7.5.1.11 SPI の CRC
      2. 7.5.2 レジスタ メモリの CRC
        1. 7.5.2.1 メイン プログラム メモリの CRC
        2. 7.5.2.2 FIR フィルタ係数の CRC
        3. 7.5.2.3 IIR フィルタ係数の CRC
  9. 8 レジスタ マップ
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
      1. 9.1.1 SPI 動作
      2. 9.1.2 入力ドライバ
      3. 9.1.3 アンチエイリアス フィルタ
      4. 9.1.4 基準電圧
      5. 9.1.5 同時サンプリング・システム
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 A 重み付けフィルタの設計
        1. 9.2.1.1 設計要件
        2. 9.2.1.2 詳細な設計手順
        3. 9.2.1.3 アプリケーション曲線
      2. 9.2.2 PGA855 プログラマブル ゲイン アンプ
        1. 9.2.2.1 設計要件
        2. 9.2.2.2 詳細な設計手順
        3. 9.2.2.3 アプリケーション曲線
      3. 9.2.3 THS4551 のアンチエイリアス・フィルタの設計
        1. 9.2.3.1 設計要件
        2. 9.2.3.2 詳細な設計手順
        3. 9.2.3.3 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
      2. 9.4.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報
7.3.5.1.6 FIR3 のデフォルト係数

FIR3 係数は、カスタム係数を提供しなくても利用できます。デフォルトの係数は、FILTER1 レジスタの FLTR_SEL[2:0] = 000b によって選択されます。デフォルト係数は線形位相応答、低いパスバンド リップル、狭い遷移帯域、高いストップバンド減衰という特長があります。

デフォルトの広帯域フィルタの周波数応答を、図 7-14 から図 7-18 までに示します。パスバンド リップルを、図 7-14 に示します。遷移帯域での周波数応答を、図 7-15 に示します。

ADS127L21 広帯域フィルタのパスバンド リップル図 7-14 広帯域フィルタのパスバンド リップル
ADS127L21 広帯域フィルタの遷移帯域図 7-15 広帯域フィルタの遷移帯域

OSR ≧ 64 のときの fDATA までの周波数応答を図 7-16 に示します。信号のエイリアスを低減するため、ストップ バンドは fDATA / 2 で始まります。fMOD までのフィルタを 図 7-17 に示します。ストップバンド領域では、信号周波数は fMOD /32 のチョップ周波数の倍数と相互変調します 。したがって、デジタル フィルタによって得られる減衰を上回る一連の応答ピークが生成されます。応答ピークの幅は、フィルタの帯域幅の 2 倍です。ADC 入力をアナログ アンチエイリアス フィルタでフィルタ処理すると、ストップバンド減衰が改善されます。ADC 入力における 4 次アンチエイリアス フィルタの詳細については、「THS4551 のアンチエイリアス・フィルタの設計」セクションを参照してください。

ADS127L21 広帯域フィルタの周波数応答
OSR ≧ 64
図 7-16 広帯域フィルタの周波数応答
ADS127L21 広帯域フィルタのストップバンド減衰
OSR = 32
図 7-17 広帯域フィルタのストップバンド減衰

fMOD でのフィルタ応答を、図 7-18 に示します。この図に示されているように、フィルタ応答は fMOD の入力信号に対して繰り返されます。アンチエイリアス フィルタによって除去されなければ、fMOD の信号周波数は、パス バンドでエイリアスされた周波数に見えます。

ADS127L21 fMOD での広帯域フィルタ周波数応答図 7-18 fMOD での広帯域フィルタ周波数応答

また、入力周波数が fMOD の倍数のときも、エイリアスが発生します。これらの周波数帯域は、次の式で定義されます。

式 17. Alias frequency bands: (N · fMOD) ± fBW

ここで

  • N = 1、2、3 など
  • fMOD = 変調器のサンプリング周波数
  • fBW = フィルタの帯域幅

フィルタの群遅延は、入力信号がフィルタの出力に出現するまでの伝搬です。フィルタは線形位相の設計なので、複合入力信号のエンベロープはフィルタによって歪むことはありません。群遅延 (時間単位で表されます) は、周波数に対して一定で、34 / fDATA です。ステップ入力が印加されてから、68 データ周期後にデータが完全にセトリングします。フィルタの群遅延 (34 / fDATA) と、ステップ入力のセトリング タイム (68 / fDATA) を 図 7-19 に示します。

ADS127L21 広帯域フィルタのステップ応答図 7-19 広帯域フィルタのステップ応答

デジタル フィルタは、ADC が同期されると再起動されます。ADC は、フィルタが完全にセトリングするまでの時間として、最初の 68 変換期間を抑制します。同期後にデータを破棄する必要はありません。データの抑制時間は、表 7-12 の「レイテンシ時間」列に記載されている変換レイテンシ時間です。すべてのデータ レートについて、16 fCLK サイクルのオーバーヘッド時間が発生します。ステップ入力が同期なしでランダムに変換期間に適用されると、次の 69 回の変換は、セトリングされていないデータになります。すべてのデータ レートにおいて、振幅応答の -0.1dB 周波数は 0.4125 × fDATA で、-3dB 周波数は 0.4374 × fDATA です。

表 7-7 広帯域デフォルト フィルタの特性
モード fCLK
(MHz)		 OSR データ レート
(kSPS)		 –0.1dB 周波数
(kHz)		 –3dB 周波数
(kHz)		 レイテンシ時間(1)
(µs)
最高速度 32.768 32 512 211.2 223.9 135.5
高速度 25.6 400 165 174.96 173.4
中速度 12.8 200 82.5 87.48 346.9
低速度 3.2 50 20.63 21.87 1387.8
最高速度 32.768 64 256 105.6 112.0 270.4
高速度 25.6 200 82.5 87.48 346.1
中速度 12.8 100 41.25 43.74 692.2
低速度 3.2 25 10.31 10.94 2768.7
最高速度 32.768 128 128 52.8 55.99 540.0
高速度 25.6 100 41.25 43.74 691.2
中速度 12.8 50 20.63 21.87 1382.3
低速度 3.2 12.5 5.1562 5.468 5529.2
最高速度 32.768 256 64 26.4 28.00 1079.2
高速度 25.6 50 20.625 21.87 1381.3
中速度 12.8 25 10.31 10.93 2762.6
低速度 3.2 6.25 2.578 2.734 11051
最高速度 32.768 512 32 13.2 14.00 2157.6
高速度 25.6 25 10.312 10.935 2761.6
中速度 12.8 12.5 5.156 5.467 5523.3
低速度 3.2 3.125 1.289 1.367 22093
最高速度 32.768 1024 16 6.6 7.998 4314.2
高速度 25.6 12.5 5.156 5.467 5522.3
中速度 12.8 6.25 2.578 2.734 11045
低速度 3.2 1.5625 0.645 0.6834 44178
最高速度 32.768 2048 8 3.3 3.499 8627.8
高速度 25.6 6.25 2.578 2.734 11044
中速度 12.8 3.125 1.289 1.367 22087
低速度 3.2 0.78125 0.322 0.3417 88348
最高速度 32.768 4096 4 1.65 1.750 17254
高速度 25.6 3.125 1.289 1.367 22086
中速度 12.8 1.5625 0.645 0.6834 44172
低速度 3.2 0.390625 0.161 0.1709 176690
(1) IIR フィルタはバイパスされます。アナログ入力バッファがイネーブルされると、レイテンシ時間は 8 / fCLK (μs) 増加します。