JAJSUJ6 May   2024 AWRL6432AOP

ADVANCE INFORMATION  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 機能ブロック図
  6. 5 デバイスの比較
    1. 5.1 関連製品
  7. 6 端子構成および機能
    1. 6.1 ピン配置図
    2.     10
    3. 6.2 信号の説明
      1.      12
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  8. 7 仕様
    1. 7.1  絶対最大定格
    2. 7.2  ESD 定格
    3. 7.3  電源投入時間 (POH)
    4. 7.4  推奨動作条件
    5. 7.5  ワンタイム プログラマブル (OTP) eFuse の VPP 仕様
      1. 7.5.1 OTP eFuse プログラミングの推奨動作条件
      2. 7.5.2 ハードウェア要件
      3. 7.5.3 ハードウェア保証への影響
    6. 7.6  電源仕様
      1. 7.6.1 消費電力が最適化された 3.3V I/O トポロジ
      2. 7.6.2 消費電力が最適化された 1.8V I/O トポロジ
      3. 7.6.3 BOM が最適化された 3.3V I/O トポロジ
      4. 7.6.4 BOM が最適化された 1.8V I/O トポロジ
      5. 7.6.5 システム トポロジ
        1. 7.6.5.1 電源トポロジ
          1. 7.6.5.1.1 BOM 最適化モード
          2. 7.6.5.1.2 消費電力最適化モード
      6. 7.6.6 BOM 最適化トポロジのための内部 LDO 出力デカップリング コンデンサおよびレイアウト条件
        1. 7.6.6.1 単一コンデンサ レール
          1. 7.6.6.1.1 1.2V デジタル LDO
        2. 7.6.6.2 2 コンデンサ レール
          1. 7.6.6.2.1 1.2V RF LDO
          2. 7.6.6.2.2 1.2V SRAM LDO
          3. 7.6.6.2.3 1.0V RF LDO
      7. 7.6.7 ノイズおよびリップルの仕様
    7. 7.7  パワー セーブ モード
      1. 7.7.1 標準消費電力の値
    8. 7.8  電圧レールごとのピーク電流要件
    9. 7.9  サポート対象 DFE 機能
    10. 7.10 RF 仕様
    11. 7.11 CPU の仕様
    12. 7.12 熱抵抗特性
    13. 7.13 アンテナ放射パターン
      1. 7.13.1 レシーバのアンテナ放射パターン
      2. 7.13.2 トランスミッタのアンテナ放射パターン
    14. 7.14 アンテナ位置
    15. 7.15 タイミングおよびスイッチング特性
      1. 7.15.1  電源シーケンスおよびリセット タイミング
      2. 7.15.2  同期フレーム トリガ
      3. 7.15.3  入力クロックおよび発振器
        1. 7.15.3.1 クロック仕様
      4. 7.15.4  マルチチャネル バッファ付き / 標準シリアル ペリフェラル インターフェイス (McSPI)
        1. 7.15.4.1 McSPI の特長
        2. 7.15.4.2 SPI のタイミング条件
        3. 7.15.4.3 SPI - コントローラ モード
          1. 7.15.4.3.1 SPI - コントローラ モードのタイミングおよびスイッチング要件
          2. 7.15.4.3.2 SPI 出力タイミングのタイミングおよびスイッチング特性 - コントローラ モード
        4. 7.15.4.4 SPI - ペリフェラル モード
          1. 7.15.4.4.1 SPI のタイミングおよびスイッチング要件 - ペリフェラル モード
          2. 7.15.4.4.2 SPI 出力タイミングのタイミングおよびスイッチング特性 - セカンダリ モード
      5. 7.15.5  RDIF インターフェイスの構成
        1. 7.15.5.1 RDIF インターフェイスのタイミング
        2. 7.15.5.2 RDIF データ形式
      6. 7.15.6  LIN
      7. 7.15.7  汎用入出力 (General-Purpose Input/Output)
        1. 7.15.7.1 出力タイミングと負荷容量 (CL) のスイッチング特性
      8. 7.15.8  CAN-FD (Controller Area Network - Flexible Data-rate)
        1. 7.15.8.1 CANx TX および RX ピンの動的特性
      9. 7.15.9  シリアル通信インターフェイス (SCI)
        1. 7.15.9.1 SCI のタイミング要件
      10. 7.15.10 I2C (Inter-Integrated Circuit Interface)
        1. 7.15.10.1 I2C のタイミング要件
      11. 7.15.11 クワッド シリアル ペリフェラル インターフェイス (QSPI)
        1. 7.15.11.1 QSPI のタイミング条件
        2. 7.15.11.2 QSPI 入力 (読み取り) タイミングのタイミング要件
        3. 7.15.11.3 QSPI スイッチング特性
      12. 7.15.12 JTAG インターフェイス
        1. 7.15.12.1 JTAG のタイミング条件
        2. 7.15.12.2 IEEE 1149.1 JTAG のタイミング要件
        3. 7.15.12.3 IEEE 1149.1 JTAG の推奨動作条件に対するスイッチング特性
  9. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 サブシステム
      1. 8.3.1 RF およびアナログ サブシステム
      2. 8.3.2 クロック サブシステム
      3. 8.3.3 送信サブシステム
      4. 8.3.4 受信サブシステム
      5. 8.3.5 プロセッサ サブシステム
      6. 8.3.6 車載用インターフェイス
      7. 8.3.7 ホスト インターフェイス
      8. 8.3.8 アプリケーション サブシステム Cortex-M4F
      9. 8.3.9 ハードウェア アクセラレータ (HWA1.2) の特長
        1. 8.3.9.1 ハードウェア アクセラレータ機能 HWA1.1 と HWA1.2 の違い
    4. 8.4 その他のサブシステム
      1. 8.4.1 ユーザー アプリケーション向け GPADC チャネル (サービス)
      2. 8.4.2 GPADC のパラメータ
    5. 8.5 メモリ パーティションの選択
    6. 8.6 ブート モード
  10. 9 監視と診断
  11. 10アプリケーション、実装、およびレイアウト
    1. 10.1 アプリケーション情報
    2. 10.2 リファレンス回路図
  12. 11デバイスおよびドキュメントのサポート
    1. 11.1 デバイス命名規則
    2. 11.2 ツールとソフトウェア
    3. 11.3 ドキュメントのサポート
    4. 11.4 ドキュメントの更新通知を受け取る方法
    5. 11.5 サポート リソース
    6. 11.6 商標
    7. 11.7 静電放電に関する注意事項
    8. 11.8 用語集
  13. 12改訂履歴
  14. 13メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
  • AMY|101
サーマルパッド・メカニカル・データ
発注情報

1 特長

  • FMCW トランシーバ
    • PLL、トランスミッタ、レシーバ、ベースバンド、ADC を内蔵
    • 57GHz～64GHz の範囲 (7GHz の連続帯域幅) に対応
    • 3 つの受信チャネルと 2 つの送信チャネルを内蔵したアンテナ オン パッケージ (AOP)
    • 最大で 25m (標準値) までのレンジ
    • FMCW の動作
    • 5MHz IF 帯域幅、実数のみの Rx チャネル
    • フラクショナル N PLL を使用した超高精度のチャープ エンジン
    • トランスミッタごとのバイナリ位相シフタ
  • 処理部品
    • 単精度 FPU (160MHz) を搭載した Arm®M4F® コア
    • テキサス・インスツルメンツのレーダー ハードウェア アクセラレータ (HWA 1.2)、FFT、対数振幅、CFAR 動作 (80MHz) 用
  • 複数の低消費電力モードをサポート
    • アイドル モードとディープ スリープ モード
  • パワー マネージメント
    • 1.8V および 3.3V IO のサポート
    • 内蔵 LDO ネットワークにより PSRR の向上を実現
    • BOM 最適化モードと電力最適化モード
    • 1.8V IO モード用の 1 つまたは 2 つの電源レール、3.3V IO モード用の 2 つまたは 3 つの電源レール
  • 較正および自己テストを内蔵
    • 内蔵ファームウェア (ROM)
    • 自己完結型のオンチップ較正システム
  • ホスト インターフェイス
    • UART
    • CAN-FD
    • SPI
    • LIN
  • RDIF (レーダー データ インターフェイス)、未加工 ADC サンプル キャプチャ用
  • ユーザー アプリケーションで利用可能なその他のインターフェイス
    • QSPI
    • I2C
    • JTAG
    • GPIO
    • PWM インターフェイス
  • 内部メモリ
    • 1MB のオンチップ RAM
    • レーダー キューブ用の構成可能な L3 共有メモリ
    • データおよびコード RAM (512/640/768KB)
  • 機能安全準拠予定
    • 機能安全アプリケーション向けに開発
    • ASIL-B までを対象としたハードウェア インテグリティ
  • AEC Q-100 認定済み
  • ハードウェア設計が簡単
    • 組み立てが簡単で低コストの PCB を設計できる ‌0.5mm ピッチの 101-BGA 10.9mm× 6.7mm AMY パッケージ
    • 小型のソリューション サイズ
  • クロック ソース
    • プライマリ クロック用の 40.0MHz 水晶振動子
    • 40.0MHz の外部駆動クロック (方形波 / 正弦波) をサポート
    • 低消費電力動作用 32kHz 内部発振器
  • 動作時の温度範囲対応
    • 動作時の接合部温度範囲：-40℃～125℃