JAJSUJ6 May   2024 AWRL6432AOP

ADVANCE INFORMATION  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 機能ブロック図
  6. 5 デバイスの比較
    1. 5.1 関連製品
  7. 6 端子構成および機能
    1. 6.1 ピン配置図
    2.     10
    3. 6.2 信号の説明
      1.      12
      2.      13
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      17.      28
  8. 7 仕様
    1. 7.1  絶対最大定格
    2. 7.2  ESD 定格
    3. 7.3  電源投入時間 (POH)
    4. 7.4  推奨動作条件
    5. 7.5  ワンタイム プログラマブル (OTP) eFuse の VPP 仕様
      1. 7.5.1 OTP eFuse プログラミングの推奨動作条件
      2. 7.5.2 ハードウェア要件
      3. 7.5.3 ハードウェア保証への影響
    6. 7.6  電源仕様
      1. 7.6.1 消費電力が最適化された 3.3V I/O トポロジ
      2. 7.6.2 消費電力が最適化された 1.8V I/O トポロジ
      3. 7.6.3 BOM が最適化された 3.3V I/O トポロジ
      4. 7.6.4 BOM が最適化された 1.8V I/O トポロジ
      5. 7.6.5 システム トポロジ
        1. 7.6.5.1 電源トポロジ
          1. 7.6.5.1.1 BOM 最適化モード
          2. 7.6.5.1.2 消費電力最適化モード
      6. 7.6.6 BOM 最適化トポロジのための内部 LDO 出力デカップリング コンデンサおよびレイアウト条件
        1. 7.6.6.1 単一コンデンサ レール
          1. 7.6.6.1.1 1.2V デジタル LDO
        2. 7.6.6.2 2 コンデンサ レール
          1. 7.6.6.2.1 1.2V RF LDO
          2. 7.6.6.2.2 1.2V SRAM LDO
          3. 7.6.6.2.3 1.0V RF LDO
      7. 7.6.7 ノイズおよびリップルの仕様
    7. 7.7  パワー セーブ モード
      1. 7.7.1 標準消費電力の値
    8. 7.8  電圧レールごとのピーク電流要件
    9. 7.9  サポート対象 DFE 機能
    10. 7.10 RF 仕様
    11. 7.11 CPU の仕様
    12. 7.12 熱抵抗特性
    13. 7.13 アンテナ放射パターン
      1. 7.13.1 レシーバのアンテナ放射パターン
      2. 7.13.2 トランスミッタのアンテナ放射パターン
    14. 7.14 アンテナ位置
    15. 7.15 タイミングおよびスイッチング特性
      1. 7.15.1  電源シーケンスおよびリセット タイミング
      2. 7.15.2  同期フレーム トリガ
      3. 7.15.3  入力クロックおよび発振器
        1. 7.15.3.1 クロック仕様
      4. 7.15.4  マルチチャネル バッファ付き / 標準シリアル ペリフェラル インターフェイス (McSPI)
        1. 7.15.4.1 McSPI の特長
        2. 7.15.4.2 SPI のタイミング条件
        3. 7.15.4.3 SPI - コントローラ モード
          1. 7.15.4.3.1 SPI - コントローラ モードのタイミングおよびスイッチング要件
          2. 7.15.4.3.2 SPI 出力タイミングのタイミングおよびスイッチング特性 - コントローラ モード
        4. 7.15.4.4 SPI - ペリフェラル モード
          1. 7.15.4.4.1 SPI のタイミングおよびスイッチング要件 - ペリフェラル モード
          2. 7.15.4.4.2 SPI 出力タイミングのタイミングおよびスイッチング特性 - セカンダリ モード
      5. 7.15.5  RDIF インターフェイスの構成
        1. 7.15.5.1 RDIF インターフェイスのタイミング
        2. 7.15.5.2 RDIF データ形式
      6. 7.15.6  LIN
      7. 7.15.7  汎用入出力 (General-Purpose Input/Output)
        1. 7.15.7.1 出力タイミングと負荷容量 (CL) のスイッチング特性
      8. 7.15.8  CAN-FD (Controller Area Network - Flexible Data-rate)
        1. 7.15.8.1 CANx TX および RX ピンの動的特性
      9. 7.15.9  シリアル通信インターフェイス (SCI)
        1. 7.15.9.1 SCI のタイミング要件
      10. 7.15.10 I2C (Inter-Integrated Circuit Interface)
        1. 7.15.10.1 I2C のタイミング要件
      11. 7.15.11 クワッド シリアル ペリフェラル インターフェイス (QSPI)
        1. 7.15.11.1 QSPI のタイミング条件
        2. 7.15.11.2 QSPI 入力 (読み取り) タイミングのタイミング要件
        3. 7.15.11.3 QSPI スイッチング特性
      12. 7.15.12 JTAG インターフェイス
        1. 7.15.12.1 JTAG のタイミング条件
        2. 7.15.12.2 IEEE 1149.1 JTAG のタイミング要件
        3. 7.15.12.3 IEEE 1149.1 JTAG の推奨動作条件に対するスイッチング特性
  9. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 サブシステム
      1. 8.3.1 RF およびアナログ サブシステム
      2. 8.3.2 クロック サブシステム
      3. 8.3.3 送信サブシステム
      4. 8.3.4 受信サブシステム
      5. 8.3.5 プロセッサ サブシステム
      6. 8.3.6 車載用インターフェイス
      7. 8.3.7 ホスト インターフェイス
      8. 8.3.8 アプリケーション サブシステム Cortex-M4F
      9. 8.3.9 ハードウェア アクセラレータ (HWA1.2) の特長
        1. 8.3.9.1 ハードウェア アクセラレータ機能 HWA1.1 と HWA1.2 の違い
    4. 8.4 その他のサブシステム
      1. 8.4.1 ユーザー アプリケーション向け GPADC チャネル (サービス)
      2. 8.4.2 GPADC のパラメータ
    5. 8.5 メモリ パーティションの選択
    6. 8.6 ブート モード
  10. 9 監視と診断
  11. 10アプリケーション、実装、およびレイアウト
    1. 10.1 アプリケーション情報
    2. 10.2 リファレンス回路図
  12. 11デバイスおよびドキュメントのサポート
    1. 11.1 デバイス命名規則
    2. 11.2 ツールとソフトウェア
    3. 11.3 ドキュメントのサポート
    4. 11.4 ドキュメントの更新通知を受け取る方法
    5. 11.5 サポート リソース
    6. 11.6 商標
    7. 11.7 静電放電に関する注意事項
    8. 11.8 用語集
  13. 12改訂履歴
  14. 13メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
  • AMY|101
サーマルパッド・メカニカル・データ
発注情報

7.15.11.3 QSPI スイッチング特性

番号 パラメータ 最小値 代表値 最大値 単位
Q1 tc(SCLK) サイクル時間、sclk 12.5 ns
Q2 tw(SCLKL) パルス幅、sclk Low Y*P - 3 (1)(2) ns
Q3 tw(SCLKH) パルス幅、sclk High Y*P - 3 (1)(2) ns
Q4 td(CS-SCLK) 遅延時間、sclk 立ち下がりエッジから cs アクティブ エッジまで –M*P - 1 (2)(3) –M*P + 2.5 (2)(3) ns
Q5 td(SCLK-CS) 遅延時間、sclk 立ち下がりエッジから cs 非アクティブ エッジまで N*P - 1 (2)(3) N*P + 2.5 (2)(3) ns
Q6 td(SCLK-D1) 遅延時間、sclk 立ち下がりエッジから d[1] 遷移まで -2 4 ns
Q7 tena(CS-D1LZ) イネーブル時間、cs アクティブ エッジから d[1] 駆動 (ロー インピーダンス) まで -P - 4 (2) -P + 1 (2) ns
Q8 tdis(CS-D1Z) ディセーブル時間、cs アクティブ エッジから d[1] トライ ステート (ハイ インピーダンス) まで -P - 4 (2) -P + 1 (2) ns
Q9 td(SCLK-D1) 遅延時間、最初の sclk 立ち下がりエッジから最初の d[1] 遷移まで (PHA = 0 の場合のみ) -2 - P (2) 4 - P (2) ns
Q12 tsu(D-SCLK) セットアップ時間、d[3:0] 有効から sclk 立ち下がりエッジまで 5 ns
Q13 th(SCLK-D) ホールド時間、sclk 立ち下がりエッジから d[3:0] 有効の間 1 ns
Q14 tsu(D-SCLK) セットアップ時間、最後の d[3:0] ビット有効から最後の sclk 立ち下がりエッジまで 5 - P (2) ns
Q15 th(SCLK-D) ホールド時間、最後の sclk 立ち下がりエッジから最後の d[3:0] ビット有効の間 1 + P (2) ns
(1) Y パラメータは、次のように定義されます。DCLK_DIV が 0 または奇数の場合、Y = 0.5 です。DCLK_DIV が偶数の場合、Y = (DCLK_DIV/2)/(DCLK_DIV+1) です。最高の性能を得るため、0 または偶数の DCLK_DIV を使い、デューティ サイクルの歪みを最小化することを推奨します。クロック分周係数 DCLK_DIV の詳細については、デバイス固有のテクニカル リファレンス マニュアルを参照してください。
(2) P = SCLK 周期 (ns 単位)。
(3) M = QSPI_SPI_DC_REG.DDx + 1、N = 2
AWRL6432AOP QSPI 読み出し (クロック モード 0)図 7-20 QSPI 読み出し (クロック モード 0)
AWRL6432AOP QSPI 書き込み (クロック モード 0)図 7-21 QSPI 書き込み (クロック モード 0)