JAJSQN0
june 2023
CDCE6214Q1TM
PRODUCTION DATA
1
1
特長
2
アプリケーション
3
概要
4
改訂履歴
5
概要 (続き)
6
デバイスの比較
7
ピン構成および機能
8
仕様
8.1
絶対最大定格
8.2
ESD 定格
8.3
推奨動作条件
8.4
熱に関する情報
8.5
EEPROM の特性
8.6
リファレンス入力、シングルエンド特性
8.7
リファレンス入力、差動特性
8.8
リファレンス入力、水晶振動子モードの特性
8.9
汎用入力特性
8.10
トリプル・レベル入力特性
8.11
ロジック出力特性
8.12
フェーズ・ロック・ループ特性
8.13
閉ループ出力ジッタの特性
8.14
入力および出力絶縁
8.15
バッファ・モードの特性
8.16
PCIe スペクトラム拡散ジェネレータ
8.17
LVCMOS 出力特性
8.18
LP-HCSL 出力特性
8.19
LVDS 出力特性
8.20
出力同期特性
8.21
パワーオン・リセット特性
8.22
I2C 互換シリアル・インターフェイスの特性
8.23
タイミング要件、I2C 互換シリアル・インターフェイス
8.24
電源特性
8.25
代表的特性
9
パラメータ測定情報
9.1
リファレンス入力
9.2
出力
9.3
シリアル・インターフェイス
9.4
PSNR テスト
9.5
クロックのインターフェイスと終端
9.5.1
リファレンス入力
9.5.2
出力
10
詳細説明
10.1
概要
10.2
機能ブロック図
10.3
機能説明
10.3.1
リファレンス・ブロック
10.3.1.1
ゼロ遅延モード、内部パスおよび外部パス
10.3.2
フェーズ・ロック・ループ (PLL)
10.3.2.1
PLL 構成および分周器の設定
10.3.2.2
スペクトラム拡散クロック
10.3.2.3
デジタル制御発振器と周波数インクリメントまたはデクリメント - シリアル・インターフェイス・モードと GPIO モード
10.3.3
クロック分配
10.3.3.1
グリッチレス動作
10.3.3.2
分周器の同期
10.3.3.3
グローバルおよび個別の出力イネーブル
10.3.4
電源とパワー・マネージメント
10.3.5
コントロールピン
10.4
デバイスの機能モード
10.4.1
動作モード
10.4.1.1
フォールバック・モード
10.4.1.2
ピン・モード
10.4.1.3
シリアル・インターフェイス・モード
10.5
プログラミング
10.5.1
I2C シリアル・インターフェイス
10.5.2
EEPROM
10.5.2.1
EEPROM - 巡回冗長検査
10.5.2.2
推奨プログラミング手順
10.5.2.3
EEPROM アクセス
10.5.2.3.1
レジスタのコミット・フロー
10.5.2.3.2
ダイレクト・アクセス・フロー
10.5.2.4
レジスタ・ビットから EEPROM へのマッピング
11
アプリケーションと実装
11.1
アプリケーション情報
11.2
代表的なアプリケーション
11.2.1
設計要件
11.2.2
詳細な設計手順
11.2.3
アプリケーション曲線
11.3
電源に関する推奨事項
11.3.1
パワーアップ・シーケンス
11.3.2
デカップリング
11.4
レイアウト
11.4.1
レイアウトのガイドライン
11.4.2
レイアウト例
12
デバイスおよびドキュメントのサポート
12.1
デバイスのサポート
12.1.1
開発サポート
12.1.2
デバイス命名規則
12.2
ドキュメントの更新通知を受け取る方法
12.3
サポート・リソース
12.4
商標
12.5
静電気放電に関する注意事項
12.6
用語集
13
メカニカル、パッケージ、および注文情報
パッケージ・オプション
メカニカル・データ(パッケージ|ピン)
RGE|24
MPQF124G
サーマルパッド・メカニカル・データ
RGE|24
QFND593
発注情報
jajsqn0_oa
jajsqn0_pm
12.1.2
デバイス命名規則
CDCE6214Q1TM
- 62 = クロック・ジェネレータ 1 = 1x PLL 4 = 4x 出力