JAJSKC9E September   2020  – November 2022 DP83TG720S-Q1

PRODUCTION DATA  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
  4. 4 改訂履歴
  5. 5 ピン構成および機能
    1.     ピン機能
    2. 5.1 ピンの状態
    3. 5.2 ピンの電源ドメイン
  6. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性
    6. 6.6 タイミング要件
    7. 6.7 タイミング図
    8. 6.8 LED の駆動特性
  7. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 診断ツール・キット
        1. 7.3.1.1 信号品質インジケータ
        2. 7.3.1.2 時間領域反射計測
        3. 7.3.1.3 データパス用内蔵セルフ・テスト
          1. 7.3.1.3.1 ループバック・モード
          2. 7.3.1.3.2 データ・ジェネレータ
          3. 7.3.1.3.3 データパスの BIST のプログラミング
        4. 7.3.1.4 温度および電圧センシング
        5. 7.3.1.5 静電気放電 (ESD) 検出
      2. 7.3.2 準拠性テスト・モード
        1. 7.3.2.1 テスト・モード 1
        2. 7.3.2.2 テスト・モード 2
        3. 7.3.2.3 テスト・モード 4
        4. 7.3.2.4 テスト・モード 5
        5. 7.3.2.5 テスト・モード 6
        6. 7.3.2.6 テスト・モード 7
    4. 7.4 デバイスの機能モード
      1. 7.4.1  パワーダウン
      2. 7.4.2  リセット
      3. 7.4.3  スタンバイ
      4. 7.4.4  通常
      5. 7.4.5  スリープ
      6. 7.4.6  状態遷移
        1. 7.4.6.1 状態遷移 #1 - スタンバイから通常動作へ
        2. 7.4.6.2 状態遷移 #2 - 通常動作からスタンバイへ
        3. 7.4.6.3 状態遷移 #3 - 通常動作からスリープへ
        4. 7.4.6.4 状態遷移 #4 - スリープから通常動作へ
      7. 7.4.7  MDI (Media Dependent Interface)
        1. 7.4.7.1 MDI マスタと MDI スレーブの構成
        2. 7.4.7.2 自動極性検出および訂正
      8. 7.4.8  MAC インターフェイス
        1. 7.4.8.1 RGMII (Reduced Gigabit Media Independent Interface)
        2. 7.4.8.2 SGMII (Serial Gigabit Media Independent Interface)
      9. 7.4.9  シリアル・マネージメント・インターフェイス
      10. 7.4.10 ダイレクト・レジスタ・アクセス
      11. 7.4.11 拡張レジスタ・スペース・アクセス
      12. 7.4.12 書き込みアドレス動作
        1. 7.4.12.1 書き込みアドレス動作の例
      13. 7.4.13 読み出しアドレス動作
        1. 7.4.13.1 読み出しアドレス動作の例
      14. 7.4.14 書き込み動作 (ポスト・インクリメントなし)
        1. 7.4.14.1 書き込み動作の例 (ポスト・インクリメントなし)
      15. 7.4.15 読み出し動作 (ポスト・インクリメントなし)
        1. 7.4.15.1 読み出し動作の例 (ポスト・インクリメントなし)
      16. 7.4.16 書き込み動作 (ポスト・インクリメントあり)
        1. 7.4.16.1 書き込み動作の例 (ポスト・インクリメントあり)
      17. 7.4.17 読み出し動作 (ポスト・インクリメントあり)
        1. 7.4.17.1 読み出し動作の例 (ポスト・インクリメントあり)
    5. 7.5 プログラミング
      1. 7.5.1 ストラップ構成
      2. 7.5.2 LED の構成
      3. 7.5.3 PHY アドレスの設定
    6. 7.6 レジスタ・マップ
      1. 7.6.1 レジスタ・アクセスの概要
      2. 7.6.2 DP83TG720 Registers
        1. 7.6.2.1 基本レジスタ
  8. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
  9. 9 電源に関する推奨事項
  10. 10テキサス・インスツルメンツの 100BT1 PHY との互換性
  11. 11レイアウト
    1. 11.1 レイアウトのガイドライン
      1. 11.1.1 信号トレース
      2. 11.1.2 復帰パス
      3. 11.1.3 物理メディアの接続
      4. 11.1.4 金属注入
      5. 11.1.5 PCB 層スタッキング
  12. 12デバイスおよびドキュメントのサポート
    1. 12.1 ドキュメントの更新通知を受け取る方法
    2. 12.2 サポート・リソース
    3. 12.3 商標
    4. 12.4 静電気放電に関する注意事項
    5. 12.5 用語集
  13. 13メカニカル、パッケージ、および注文情報
    1. 13.1 付録：パッケージ・オプション
      1. 13.1.1 パッケージ情報
      2. 13.1.2 テープおよびリール情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

7.5.3 PHY アドレスの設定

DP83TG720S-Q1 は、9 つの可能な PHY アドレスのいずれかに応答するように、ブートストラップ・ピンを使って設定できます。その PHY アドレスは、電源投入時またはハードウェア・リセット時に本デバイスにラッチされます。システム内のシリアル・マネージメント・バス上の各 DP83TG720S-Q1 またはポート共有している PHY は、一意の PHY アドレスを持っている必要があります。DP83TG720S-Q1 は、表 7-20 に示す PHY アドレスをサポートしています。

デフォルトでは、DP83TG720S-Q1 には PHY アドレス 0 ([0000]) がラッチされます。このアドレスは、ブートストラップ・ピン (表 7-18 を参照) にプルアップ抵抗を追加することで変更できます。