JAJSKC9E September 2020 – November 2022 DP83TG720S-Q1
PRODUCTION DATA
| ピン | 状態 (1) | 説明 (2) | |
|---|---|---|---|
| 名称 | 番号 | ||
| MAC インターフェイス | |||
RX_D3 | 23 | S、PD、O | 受信データ：ケーブルで受信されたシンボルはデコードされ、RX_CLK の立ち上がりエッジに同期してこれらのピンから送信されます。RX_DV (RX_CTL からデコード) がアサートされている場合、これらには有効なデータが含まれます。RGMII モードではニブル (RX_D[3:0]) が送信されます。 RX_M/RX_P：差動 SGMII データ出力。これらのピンは PHY から MAC にデータを送信します。 |
RX_D2 | 24 | ||
RX_D1 | 25 | ||
RX_D0 | 26 | ||
| RX_CLK | 27 | O | 受信クロック：RGMII モードでは、PHY はこの 125MHz クロックを MAC に供給します。 SGMII モードでは未使用 |
| RX_CTRL | 15 | S、PD、O | RGMII 受信制御：受信制御は、受信データ有効表示と受信エラー表示を 1 つの信号に統合したものです。RX_DV は RX_CLK の立ち上がりエッジに示され、RX_ER は RX_CLK の立ち下がりエッジに示されます。 SGMII モードではストラップとしてのみ使用 |
| TX_CLK | 28 | I | 送信クロック：RGMII モードでは、MAC はこの 125MHz クロックを PHY に供給します。 SGMII モードでは未使用 |
| TX_CTRL | 29 | I | RGMII 送信制御：送信制御は、送信イネーブルと送信エラー表示を 1 つの信号に統合したものです。TX_EN は TX_CLK の立ち上がりエッジの前に示され、TX_ER は TX_CLK の立ち下がりエッジに示されます。 SGMII モードでは未使用 |
| TX_D3 | 30 | I | 送信データ：RGMII モードでは、送信データ・ニブル (TX_D[3:0]) が MAC から受信されます。 TX_M/TX_P：差動 SGMII データ入力。これらのピンは、MAC から PHY に送信されたデータを受信します。 |
| TX_D2 | 31 | ||
TX_D1 | 32 | ||
TX_D0 | 33 | ||
| シリアル・マネージメント・インターフェイス | |||
| MDC | 1 | I | 管理データ・クロック：MDIO シリアル・マネージメント入力および出力データに同期したクロック。 |
| MDIO | 36 | OD、IO | 管理データ入出力 (Management Data Input/Output)：管理ステーションまたは PHY から出力される可能性がある双方向管理データ信号。このピンには外付けプルアップ抵抗 (推奨値 = 2.2kΩ) が必要です。 |
| 制御インターフェイス | |||
| INT | 2 | PU、OD、O | 割り込み：アクティブ Low 出力。割り込み条件が発生すると、Low にアサートされます。このピンは弱いプルアップを内蔵しています。各種割り込みトリガを有効化するには、レジスタ・アクセスが必要です。割り込みイベント・フラグが一度セットされると、このピンの割り込みイベントをクリアするには、レジスタ・アクセスが必要です。 レジスタ [0x0011] を使うことで、このピンをアクティブ High 出力として構成できます。 割り込みソースを確実にキャプチャするため、int_n ピンで割り込みがアサートされた後に、割り込みレジスタ x12、x13、x18 からステータスを読み出すことを推奨します。 |
| RESET | 3 | PU、I | RESET：DP83TG720S-Q1 を初期化または再初期化するアクティブ Low 入力。このピンを 10μs 以上 Low にアサートすると、リセット・プロセスが強制的に開始されます。すべての内部レジスタは、「レジスタ・マップ」セクションで各ビットに対して指定されたデフォルト状態に再初期化されます。リセットのデアサート時に、すべてのブートストラップ・ピンが再サンプリングされます。 |
| INH | 10 | PMOS OD | INH：アクティブ High の PMOS オープン・ドレイン出力。PHY がスリープ状態に移行すると、外付けプルダウン抵抗 (推奨値 = 10kΩ) がラインをグランドにプルダウンできるように、PHY は INH ピンを解放します。その他の状態では、INH ピンは VSLEEP レールに High 状態を駆動します。 |
| WAKE | 8 | PD、I | WAKE：ウェークアップ・ピンのアクティブ High (このピンは VSENSE ドメインで動作します) パルスにより、PHY はスリープ状態から復帰します。パルス幅については、タイミングのセクションを参照してください。スリープ状態を使わない場合、このピンを VSLEEP レールに直接接続できます。または浮動にできます。 |
| STRP_1 | 14 | I | ストラップ 1：このピンは、PHY_AD ビットをストラップするためのものです。 |
| クロック・インターフェイス | |||
| XI | 5 | I | 基準クロック入力：基準クロックの 25MHz ±100ppm 許容誤差の水晶振動子または発振器入力。本デバイスは、外付け水晶振動子 (ピン XI とピン XO の間に接続) と外付け CMOS レベル発振器 (ピン XI のみに接続、XO は浮動) のどちらにも対応しています。 |
| XO | 4 | O | 基準クロック出力：XO ピンは水晶振動子の場合にのみ使用されます。CMOS レベル発振器を XI に接続する場合、このピンを浮動にする必要があります。 |
| LED/GPIO インターフェイス | |||
| LED_0/GPIO_0 | 35 | S、PD、IO | LED_0：リンク・ステータス |
| LED_1/GPIO_1 | 6 | S、PD、IO | LED_1：TX/RX 動作のリンク・ステータスと点滅 |
| CLKOUT/GPIO_2 | 16 | IO | クロック出力：デフォルトでは 25MHz の基準クロック (XI のバッファリング済みレプリカ)。使用しない場合、レジスタ 0x0453 = 0x0006 を書き込むことで、クロック出力を無効化できます。 |
| メディア依存インターフェイス | |||
| TRD_M | 13 | IO | 差動送信および受信：1000BASE-T1 動作用に構成された双方向差動信号。IEEE 802.3bp 準拠。 |
| TRD_P | 12 | ||
| 電源およびグランド接続 | |||
| VDDA3P3 | 11 | 電源 | コア電源：3.3V。デカップリング・ネットワークについては、「電源に関する推奨事項」を参照してください。 |
| VDDIO | 22、34 | 電源 | IO 電源：1.8V、2.5V、3.3V。デカップリング・ネットワークについては、「電源に関する推奨事項」を参照してください。 |
| VDD1P0 | 9、21 | 電源 | コア電源：1.0V。デカップリング・ネットワークについては、「電源に関する推奨事項」を参照してください。 |
| VSLEEP | 7 | 電源 | スリープ電源：3.3V。デカップリング・ネットワークについては、「電源に関する推奨事項」を参照してください。 スリープ機能を使用しない場合、このピンを VDDA3P3 に接続する必要があります。 |
| GROUND | DAP | グランド | グランド |
| 接続禁止 | |||
| DNC | 17、18、19、20 | DNC | DNC：接続しないでください (テスト構造がこれらのピンに接続されており、PHY の損傷または誤モードへの移行を防止するために浮動状態に保つ必要があります)。 |