JAJSPH8A January   2023  – March 2024 DRV8143-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 デバイスの比較
  6. 5 ピン構成および機能
    1. 5.1 HW バリアント
      1. 5.1.1 VQFN-HR (14) パッケージ
      2. 5.1.2 HVSSOP (28) パッケージ
    2. 5.2 SPI バリアント
      1. 5.2.1 HVSSOP (28) パッケージ
      2. 5.2.2 VQFN-HR (14) パッケージ
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性
      1. 6.5.1  電源 & 初期化
      2. 6.5.2  ロジック I/O
      3. 6.5.3  SPI I/O
      4. 6.5.4  構成ピン - HW バリアントのみ
      5. 6.5.5  パワー FET パラメータ
      6. 6.5.6  ハイサイド還流のスイッチング・パラメータ
      7. 6.5.7  ローサイド還流のスイッチング・パラメータ
      8. 6.5.8  IPROPI および ITRIP レギュレーション
      9. 6.5.9  過電流保護 (OCP)
      10. 6.5.10 過熱保護 (TSD)
      11. 6.5.11 電圧監視
      12. 6.5.12 負荷監視
      13. 6.5.13 フォルトの再試行設定
      14. 6.5.14 過渡熱インピーダンスと電流能力
    6. 6.6 SPI のタイミング要件
    7. 6.7 スイッチング波形
      1. 6.7.1 出力スイッチング遷移
        1. 6.7.1.1 ハイサイド還流
        2. 6.7.1.2 ローサイド還流
      2. 6.7.2 ウェークアップ遷移
        1. 6.7.2.1 HW バリアント
        2. 6.7.2.2 SPI バリアント
      3. 6.7.3 フォルト応答の遷移
        1. 6.7.3.1 再試行設定
        2. 6.7.3.2 ラッチ設定
    8. 6.8 代表的特性
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
      1. 7.2.1 HW バリアント
      2. 7.2.2 SPI バリアント
    3. 7.3 機能説明
      1. 7.3.1 外付け部品
        1. 7.3.1.1 HW バリアント
        2. 7.3.1.2 SPI バリアント
      2. 7.3.2 ブリッジ制御
        1. 7.3.2.1 レジスタ - ピン制御 - SPI バリアントのみ
      3. 7.3.3 デバイス構成
        1. 7.3.3.1 スルーレート (SR)
        2. 7.3.3.2 IPROPI
        3. 7.3.3.3 ITRIP レギュレーション
        4. 7.3.3.4 DIAG
          1. 7.3.3.4.1 HW バリアント
          2. 7.3.3.4.2 SPI バリアント
      4. 7.3.4 保護および診断機能
        1. 7.3.4.1 過電流保護 (OCP)
        2. 7.3.4.2 過熱保護 (TSD)
        3. 7.3.4.3 オフ状態診断 (OLP)
        4. 7.3.4.4 オン状態診断 (OLA) - SPI バリアントのみ
        5. 7.3.4.5 VM 過電圧監視
        6. 7.3.4.6 VM 低電圧監視
        7. 7.3.4.7 チャージ・ポンプ低電圧モニタ
        8. 7.3.4.8 パワー・オン・リセット (POR)
        9. 7.3.4.9 イベントの優先順位
    4. 7.4 プログラミング - SPI バリアントのみ
      1. 7.4.1 SPI インターフェイス
      2. 7.4.2 標準フレーム
      3. 7.4.3 複数ペリフェラルに対するSPI インターフェイス
        1. 7.4.3.1 複数のペリフェラルに対するデイジー・チェーン・フレーム
  9. 8 レジスタ・マップ - SPI バリアントのみ
    1. 8.1 ユーザー レジスタ
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
      1. 9.1.1 負荷の概要
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 HW バリアント
      2. 9.2.2 SPI バリアント
    3. 9.3 電源に関する推奨事項
      1. 9.3.1 バルク容量の決定
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
      2. 9.4.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 コミュニティ・リソース
    4. 10.4 商標
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

7.4.3.1 複数のペリフェラルに対するデイジー・チェーン・フレーム

複数のデバイスが同じ MCU と通信する場合に、デバイスをデイジー・チェーン構成で接続することで GPIO ポートを節約できます。図 7-11 は、そのトポロジと波形を示しています。ここで、デイジー・チェーン接続されているペリフェラル「n」の数は 3 になっています。この方法で最大 63 個のデバイスを接続できます。

GUID-20210710-CA0I-LPDG-LL2L-0VMCHMZVVCTQ-low.svg図 7-11 デイジー・チェーン SPI 動作

この場合、コントローラから送信される SDI は次の形式になります (図 7-11 の SDI1 を参照)。

  • 2 バイトのヘッダ (HDR1、HDR2)
  • チェーン内で最も遠いペリフェラルから始まる「n」バイトのコマンド・バイト (この例では A3、A2、A1)
  • チェーン内で最も遠いペリフェラルから始まる「n」バイトのデータ・バイト (この例では D3、D2、D1)
  • 合計 2 x「n」+ 2 バイト

データがチェーンを通って送信されると、コントローラはそれを次の形式で受信 します (図 7-11の SDO3 を参照)。

  • チェーン内で最も遠いペリフェラルから始まる 3 バイトのステータス・バイト (この例では S3、S2、S1)
  • 前に送信された 2 バイトのヘッダ (HDR1、HDR2)
  • チェーン内の最も遠いペリフェラルから始まる 3 バイトのレポート・バイト (この例では R3、R2、R1)

ヘッダ・バイトは、デイジー・チェーン SPI 通信の開始時にアサートされる特別なバイトです。ヘッダ・バイトは、先頭の 2 ビットが 1 と 0 で始まる必要があります。

最初のヘッダ・バイト (HDR1) には、デイジー・チェーン内のペリフェラル・デバイスの総数に関する情報が含まれます。N5～N0 は、図 7-12 のようにチェーン内のデバイスの数を示す 6 ビットの値です。各デイジー・チェーン接続に、最大 63 個のデバイスを直列に接続できます。ペリフェラルの数 = 0 は許容されず、SPI_ERR フラグが立てられます。

2 番目のヘッダ・バイト (HDR2) には、グローバルな CLR FAULT コマンドが含まれており、チップ・セレクト (nSCS) 信号の立ち上がりエッジですべてのデバイスのフォルト・レジスタをクリアします。HDR2 レジスタの後続 5 ビットは、 SPARE (予備) となっています (冗長ビット)。これらのデータは、MCU でデイジー・チェーン接続の整合性を判定するために使用できます。

GUID-20210710-CA0I-MDBJ-GQWZ-2CWNRFFF3JX3-low.svg図 7-12 ヘッダ・バイト

さらに、このデバイスは、先頭の 2 ビットが 1 と 1 で始まるバイトを「パス」バイトとして認識します。「パス」バイトはデバイスによって処理されませんが、単に SDO 上で次のバイトとして送信されます。

データがデバイスを通過する際、デバイスは最初のヘッダ・バイトの前に受信したステータス・バイトの数を数えることで、チェーン内の自身の位置を判断します。たとえば、この 3 デバイス構成でチェーン内のデバイス 2 は、 2 つのヘッダ・バイトを受信する前に、 2 つのステータス・バイトを受信します。

ステータス・バイトが 2 つなので、チェーン内の位置が 2 番目であることがわかります。また、HDR1 バイトから、チェーン内に接続されているデバイスの数がわかります。このようにして、そのデバイスに対応するアドレスおよびデータ・バイトのみをバッファに読み込み、その他のビットは無視してバイパスします。このプロトコルは、チェーン接続した最大 63 台のデバイスのシステムにレイテンシを追加せずに高速な通信を可能にします。

コマンド、データ、ステータス、およびレポート・バイト は、「標準フレーム形式」で説明されているものと同じです。