JAJSPH8A January   2023  – March 2024 DRV8143-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 デバイスの比較
  6. 5 ピン構成および機能
    1. 5.1 HW バリアント
      1. 5.1.1 VQFN-HR (14) パッケージ
      2. 5.1.2 HVSSOP (28) パッケージ
    2. 5.2 SPI バリアント
      1. 5.2.1 HVSSOP (28) パッケージ
      2. 5.2.2 VQFN-HR (14) パッケージ
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性
      1. 6.5.1  電源 & 初期化
      2. 6.5.2  ロジック I/O
      3. 6.5.3  SPI I/O
      4. 6.5.4  構成ピン - HW バリアントのみ
      5. 6.5.5  パワー FET パラメータ
      6. 6.5.6  ハイサイド還流のスイッチング・パラメータ
      7. 6.5.7  ローサイド還流のスイッチング・パラメータ
      8. 6.5.8  IPROPI および ITRIP レギュレーション
      9. 6.5.9  過電流保護 (OCP)
      10. 6.5.10 過熱保護 (TSD)
      11. 6.5.11 電圧監視
      12. 6.5.12 負荷監視
      13. 6.5.13 フォルトの再試行設定
      14. 6.5.14 過渡熱インピーダンスと電流能力
    6. 6.6 SPI のタイミング要件
    7. 6.7 スイッチング波形
      1. 6.7.1 出力スイッチング遷移
        1. 6.7.1.1 ハイサイド還流
        2. 6.7.1.2 ローサイド還流
      2. 6.7.2 ウェークアップ遷移
        1. 6.7.2.1 HW バリアント
        2. 6.7.2.2 SPI バリアント
      3. 6.7.3 フォルト応答の遷移
        1. 6.7.3.1 再試行設定
        2. 6.7.3.2 ラッチ設定
    8. 6.8 代表的特性
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
      1. 7.2.1 HW バリアント
      2. 7.2.2 SPI バリアント
    3. 7.3 機能説明
      1. 7.3.1 外付け部品
        1. 7.3.1.1 HW バリアント
        2. 7.3.1.2 SPI バリアント
      2. 7.3.2 ブリッジ制御
        1. 7.3.2.1 レジスタ - ピン制御 - SPI バリアントのみ
      3. 7.3.3 デバイス構成
        1. 7.3.3.1 スルーレート (SR)
        2. 7.3.3.2 IPROPI
        3. 7.3.3.3 ITRIP レギュレーション
        4. 7.3.3.4 DIAG
          1. 7.3.3.4.1 HW バリアント
          2. 7.3.3.4.2 SPI バリアント
      4. 7.3.4 保護および診断機能
        1. 7.3.4.1 過電流保護 (OCP)
        2. 7.3.4.2 過熱保護 (TSD)
        3. 7.3.4.3 オフ状態診断 (OLP)
        4. 7.3.4.4 オン状態診断 (OLA) - SPI バリアントのみ
        5. 7.3.4.5 VM 過電圧監視
        6. 7.3.4.6 VM 低電圧監視
        7. 7.3.4.7 チャージ・ポンプ低電圧モニタ
        8. 7.3.4.8 パワー・オン・リセット (POR)
        9. 7.3.4.9 イベントの優先順位
    4. 7.4 プログラミング - SPI バリアントのみ
      1. 7.4.1 SPI インターフェイス
      2. 7.4.2 標準フレーム
      3. 7.4.3 複数ペリフェラルに対するSPI インターフェイス
        1. 7.4.3.1 複数のペリフェラルに対するデイジー・チェーン・フレーム
  9. 8 レジスタ・マップ - SPI バリアントのみ
    1. 8.1 ユーザー レジスタ
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
      1. 9.1.1 負荷の概要
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 HW バリアント
      2. 9.2.2 SPI バリアント
    3. 9.3 電源に関する推奨事項
      1. 9.3.1 バルク容量の決定
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
      2. 9.4.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 コミュニティ・リソース
    4. 10.4 商標
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

7.3.2 ブリッジ制御

DRV814x-Q1 デバイス・ファミリは、DRVOFF および IN の 2 つのピンを使って簡単に出力を制御できます。

入力は、静的電圧信号 (100% 駆動モード) またはパルス幅変調 (PWM) 電圧信号 (PWM 駆動モード) を受け入れます。VM を印加する前に、デバイスの入力ピンに電力を供給しても問題ありません。入力がない場合に出力が確実にハイ・インピーダンスになるように、デフォルトで nSLEEP ピンおよび DRVOFF ピンには、それぞれ内部プルダウン抵抗およびプルアップ抵抗が接続されています。IN ピンにも、内部プルダウン抵抗が接続されています。

このデバイスは、ハーフブリッジ切り替え時のハイサイド FET とローサイド FET の遷移中に必要となる最適なデッドタイムを自動的に生成します。このタイミングは、内部での FET ゲート - ソース間電圧フィードバックに基づきます。外部タイミングは必要ありません。この方式により、最小デッドタイムが確保されるとともに、シュートスルー電流がないことも保証されます。
注:
  1. SPI バリアントでは、SPI_IN レジスタ・ビットを使用して追加の制御を行うこともできます。「レジスタ - ピン制御」を参照してください。
  2. SPI (P) バリアントには nSLEEP ピンがないため、制御表の nSLEEP 列は無視してください。内部では、常に nSLEEP = 1 となっています。この制御表は、 VDD > VDDPOR レベルのときに有効です。

次の表に、ブリッジ制御のロジック表を示します。負荷の説明図については、「負荷の概要」セクションを参照してください。

表 7-3 制御表
nSLEEP DRVOFF IN OUT IPROPI デバイスの状態
0 X X ハイ・インピーダンス 電流なし スリープ
1 1 0 ハイ・インピーダンス 電流なし スタンバイ
1 1 1 オフ状態診断表を参照 電流なし スタンバイ
1 0 0 L 電流なし アクティブ
1 0 1 H(3) ISNS(1) アクティブ
(1) デバイスから流出する電流 (VM → OUTx →負荷)
(3) 内部 ITRIP レギュレーションがイネーブルのとき、ITRIP レベルに達すると、OUTx は固定時間強制的に「L」になります