JAJSPH8A January   2023  – March 2024 DRV8143-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 デバイスの比較
  6. 5 ピン構成および機能
    1. 5.1 HW バリアント
      1. 5.1.1 VQFN-HR (14) パッケージ
      2. 5.1.2 HVSSOP (28) パッケージ
    2. 5.2 SPI バリアント
      1. 5.2.1 HVSSOP (28) パッケージ
      2. 5.2.2 VQFN-HR (14) パッケージ
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性
      1. 6.5.1  電源 & 初期化
      2. 6.5.2  ロジック I/O
      3. 6.5.3  SPI I/O
      4. 6.5.4  構成ピン - HW バリアントのみ
      5. 6.5.5  パワー FET パラメータ
      6. 6.5.6  ハイサイド還流のスイッチング・パラメータ
      7. 6.5.7  ローサイド還流のスイッチング・パラメータ
      8. 6.5.8  IPROPI および ITRIP レギュレーション
      9. 6.5.9  過電流保護 (OCP)
      10. 6.5.10 過熱保護 (TSD)
      11. 6.5.11 電圧監視
      12. 6.5.12 負荷監視
      13. 6.5.13 フォルトの再試行設定
      14. 6.5.14 過渡熱インピーダンスと電流能力
    6. 6.6 SPI のタイミング要件
    7. 6.7 スイッチング波形
      1. 6.7.1 出力スイッチング遷移
        1. 6.7.1.1 ハイサイド還流
        2. 6.7.1.2 ローサイド還流
      2. 6.7.2 ウェークアップ遷移
        1. 6.7.2.1 HW バリアント
        2. 6.7.2.2 SPI バリアント
      3. 6.7.3 フォルト応答の遷移
        1. 6.7.3.1 再試行設定
        2. 6.7.3.2 ラッチ設定
    8. 6.8 代表的特性
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
      1. 7.2.1 HW バリアント
      2. 7.2.2 SPI バリアント
    3. 7.3 機能説明
      1. 7.3.1 外付け部品
        1. 7.3.1.1 HW バリアント
        2. 7.3.1.2 SPI バリアント
      2. 7.3.2 ブリッジ制御
        1. 7.3.2.1 レジスタ - ピン制御 - SPI バリアントのみ
      3. 7.3.3 デバイス構成
        1. 7.3.3.1 スルーレート (SR)
        2. 7.3.3.2 IPROPI
        3. 7.3.3.3 ITRIP レギュレーション
        4. 7.3.3.4 DIAG
          1. 7.3.3.4.1 HW バリアント
          2. 7.3.3.4.2 SPI バリアント
      4. 7.3.4 保護および診断機能
        1. 7.3.4.1 過電流保護 (OCP)
        2. 7.3.4.2 過熱保護 (TSD)
        3. 7.3.4.3 オフ状態診断 (OLP)
        4. 7.3.4.4 オン状態診断 (OLA) - SPI バリアントのみ
        5. 7.3.4.5 VM 過電圧監視
        6. 7.3.4.6 VM 低電圧監視
        7. 7.3.4.7 チャージ・ポンプ低電圧モニタ
        8. 7.3.4.8 パワー・オン・リセット (POR)
        9. 7.3.4.9 イベントの優先順位
    4. 7.4 プログラミング - SPI バリアントのみ
      1. 7.4.1 SPI インターフェイス
      2. 7.4.2 標準フレーム
      3. 7.4.3 複数ペリフェラルに対するSPI インターフェイス
        1. 7.4.3.1 複数のペリフェラルに対するデイジー・チェーン・フレーム
  9. 8 レジスタ・マップ - SPI バリアントのみ
    1. 8.1 ユーザー レジスタ
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
      1. 9.1.1 負荷の概要
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 HW バリアント
      2. 9.2.2 SPI バリアント
    3. 9.3 電源に関する推奨事項
      1. 9.3.1 バルク容量の決定
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
      2. 9.4.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 コミュニティ・リソース
    4. 10.4 商標
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

7.3.3.3 ITRIP レギュレーション

このデバイスは、オプションとして、固定 TOFF 時間方式による内部負荷電流レギュレーション機能を備えています。その方法としては、ITRIP 設定で決まる基準電圧と IPROPI ピンの電圧を比較します。TOFF 時間は、HW バリアントの場合は 30µsec に固定されています。SPI バリアントの場合は CONFIG3 レジスタの TOFF_SEL ビットを使用して、20～50µsec の範囲で設定できます。

ITRIP レギュレーションが有効に設定されている場合、HS FET がイネーブルされて電流センシングが可能なときのみ動作します。このシナリオでは、IPROPI ピンの電圧が ITRIP 設定で決まる基準電圧を超えた場合、内部電流レギュレーション ループによって強制的に以下の動作が行われます。

  • 固定 TOFF 時間だけ OUT = L
注: ユーザー入力は、常に内部制御よりも優先されます。したがって、TOFF 時間内に入力が変化すると、残りの TOFF 時間は無視され、出力は指令された入力に従います。

GUID-20201008-CA0I-MHLJ-20NP-HJF4G43WBV9N-low.svg図 7-4 ITRIP の実装

電流制限は、次の式で設定されます。

式 2. ITRIP regulation level = (VITRIP / RIPROPI) X AIPROPI

GUID-20200916-CA0I-NMPC-JSGT-3T5ZJJ6PKJRH-low.svg図 7-5 固定 TOFF の ITRIP 電流レギュレーション

ITRIP コンパレータ出力 (ITRIP_CMP) は、負荷容量からの電流スパイクによるコンパレータ出力の誤トリガを回避するため、出力スルーイング中は無視されます。また、ローサイド還流から移行する場合は、ITRIP コンパレータの出力が有効になる前にセンス ループが安定するように、追加のブランキング時間 tBLANK が必要です。

HW バリアントでは、ITRIP に 6 レベルの設定があります。SPI バリアントでは、さらに 2 つの設定があります。これを以下の表にまとめます。

表 7-5 ITRIP テーブル
ITRIP ピン S_ITRIP レジスタ ビット VITRIP [V]
RLVL1OF6 3'b000 レギュレーション無効
RLVL2OF6 3'b001 1.18
該当なし 3'b010 1.41
該当なし 3'b011 1.65
RLVL3OF6 3'b100 1.98
RLVL4OF6 3'b101 2.31
RLVL5OF6 3'b110 2.64
RLVL6OF6 3'b111 2.97

HW バリアントでは、ITRIP ピンの変更は透過的で、変更はただちに反映されます。

SPI バリアントでは、SPI 通信が利用可能なときに S_ITRIP ビットに書き込むことによって、いつでも ITRIP 設定を変更できます。この変更は、デバイスの動作にただちに反映されます。

SPI バリアントのみ - ITRIP レギュレーション レベルに達すると、STATUS1 レジスタの ITRIP_CMP ビットがセットされます。nFAULT ピンでの通知はありません。このビットは、CLR_FLT コマンドによってクリアできます。

注: アプリケーションで、デバイスで提供されている選択肢を超える複数のステップを持つリニア ITRIP 制御が必要な場合、この抵抗で GND へ終端する代わりに、外部 DAC を使用して IPROPI 抵抗の下端の電圧を強制的に設定できます。この変更では、外部 DAC 設定により、次のように ITRIP 電流を制御できます。
式 3. ITRIP regulation level = [(VITRIP - VDAC) / RIPROPI] X AIPROPI