JAJSNT6C December   2021  – August 2022 DRV8243-Q1

PRODUCTION DATA  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
  4. 4 改訂履歴
  5. 5 デバイスの比較
  6. 6 ピン構成および機能
    1. 6.1 HW バリアント
      1. 6.1.1 HVSSOP (28) パッケージ
      2. 6.1.2 VQFN-HR (14) パッケージ
    2. 6.2 SPI バリアント
      1. 6.2.1 HVSSOP (28) パッケージ
      2. 6.2.2 VQFN-HR (14) パッケージ
  7. 7 仕様
    1. 7.1 絶対最大定格
    2. 7.2 ESD 定格
    3. 7.3 推奨動作条件
    4. 7.4 熱に関する情報
    5. 7.5 電気的特性
      1. 7.5.1  電源および初期化
      2. 7.5.2  ロジック I/O
      3. 7.5.3  SPI I/O
      4. 7.5.4  構成ピン - HW バリアントのみ
      5. 7.5.5  パワー FET パラメータ
      6. 7.5.6  ハイサイド還流のスイッチング・パラメータ
      7. 7.5.7  ローサイド還流のスイッチング・パラメータ
      8. 7.5.8  IPROPI および ITRIP レギュレーション
      9. 7.5.9  過電流保護 (OCP)
      10. 7.5.10 過熱保護 (TSD)
      11. 7.5.11 電圧監視
      12. 7.5.12 負荷監視
      13. 7.5.13 フォルトの再試行設定
      14. 7.5.14 過渡熱インピーダンスと電流能力
    6. 7.6 SPI のタイミング要件
    7. 7.7 スイッチング波形
      1. 7.7.1 出力スイッチング遷移
        1. 7.7.1.1 ハイサイド還流
        2. 7.7.1.2 ローサイド還流
      2. 7.7.2 ウェークアップ遷移
        1. 7.7.2.1 HW バリアント
        2. 7.7.2.2 SPI バリアント
      3. 7.7.3 フォルト応答の遷移
        1. 7.7.3.1 再試行設定
        2. 7.7.3.2 ラッチ設定
    8. 7.8 代表的特性
  8. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
      1. 8.2.1 HW バリアント
      2. 8.2.2 SPI バリアント
    3. 8.3 機能説明
      1. 8.3.1 外付け部品
        1. 8.3.1.1 HW バリアント
        2. 8.3.1.2 SPI バリアント
      2. 8.3.2 ブリッジの制御
        1. 8.3.2.1 PH/EN モード
        2. 8.3.2.2 PWM モード
        3. 8.3.2.3 独立モード
        4. 8.3.2.4 レジスタ - ピン制御 - SPI バリアントのみ
      3. 8.3.3 デバイス構成
        1. 8.3.3.1 スルーレート (SR)
        2. 8.3.3.2 IPROPI
        3. 8.3.3.3 ITRIP レギュレーション
        4. 8.3.3.4 DIAG
          1. 8.3.3.4.1 HW バリアント
          2. 8.3.3.4.2 SPI バリアント
      4. 8.3.4 保護および診断機能
        1. 8.3.4.1 過電流保護 (OCP)
        2. 8.3.4.2 過熱保護 (TSD)
        3. 8.3.4.3 オフ状態診断 (OLP)
        4. 8.3.4.4 オン状態診断 (OLA) - SPI バリアントのみ
        5. 8.3.4.5 VM 過電圧監視
        6. 8.3.4.6 VM 低電圧監視
        7. 8.3.4.7 パワーオンリセット (POR)
        8. 8.3.4.8 イベントの優先順位
    4. 8.4 デバイスの機能状態
      1. 8.4.1 スリープ状態
      2. 8.4.2 スタンバイ状態
      3. 8.4.3 スタンバイ状態へのウェークアップ
      4. 8.4.4 アクティブ状態
      5. 8.4.5 nSLEEP リセット・パルス (HW バリアントのみ)
    5. 8.5 プログラミング - SPI バリアントのみ
      1. 8.5.1 SPI インターフェイス
      2. 8.5.2 標準フレーム
      3. 8.5.3 複数ペリフェラルに対するSPI インターフェイス
        1. 8.5.3.1 複数のペリフェラルに対するデイジー・チェーン・フレーム
    6. 8.6 レジスタ・マップ - SPI バリアントのみ
      1. 8.6.1 ユーザー・レジスタ
  9. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
      1. 9.1.1 負荷の概要
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 HW バリアント
      2. 9.2.2 SPI バリアント
  10. 10電源に関する推奨事項
    1. 10.1 バルク容量の決定
  11. 11レイアウト
    1. 11.1 レイアウトのガイドライン
    2. 11.2 レイアウト例
  12. 12デバイスおよびドキュメントのサポート
    1. 12.1 ドキュメントのサポート
      1. 12.1.1 関連資料
    2. 12.2 ドキュメントの更新通知を受け取る方法
    3. 12.3 コミュニティ・リソース
    4. 12.4 商標
  13. 13メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

8.3.4.3 オフ状態診断 (OLP)

ユーザーは、パワー FET がオフのときにスタンバイ状態でオフ状態診断を使用して、OUTx ノードのインピーダンスを判断できます。この診断機能により、スタンバイ状態で以下に示す故障状態をパッシブに検出できます。

  • VM または GND への出力短絡 < 100Ω
  • フルブリッジ負荷またはローサイド負荷の開放負荷 > 1kΩ
  • ハイサイド負荷の開放負荷 > 10kΩ (VM = 13.5Vの場合)

注: この診断では、負荷の短絡を検出することはできません。ただし、アクティブ動作中に過電流フォルト (OCP) が発生し、 スタンバイ状態の OLP 診断で何もフォルトが報告されない場合、負荷の短絡を論理的に推定することができます。アクティブ状態で OCP が発生し、かつ、スタンバイ状態で OLP が発生する場合は、端子の短絡を意味します (OUT ノードでの短絡)。

  • ユーザーは、次の組み合わせを設定できます。
    • OUTx の内部プルアップ抵抗 (ROLP_PU)
    • OUTx の内部プルダウン抵抗 (R OLP_PD)
    • コンパレータの基準電圧レベル
    • コンパレータの入力選択 (OUT1 または OUT2)
  • この組み合わせは、コントローラ入力 (HW バリアントのみ存在するピン) または、SPI バリアントで SPI_IN レジスタがロックされていない場合、SPI_IN レジスタの等価ビットによって決定されます。
  • HW バリアント - オフ状態診断が有効の場合、コンパレータ出力 (OLP_CMP) は、nFAULT ピンで利用できます。
  • SPI バリアント - オフ状態診断コンパレータ出力 (OLP_CMP) は、STATUS2 レジスタの OLP_CMP ビットで利用できます。さらに、SPI_IN レジスタがロックされている場合には、オフ状態診断が有効のとき、このコンパレータ出力は、nFAULT ピンでも利用できます。
  • ユーザーは、すべての組み合わせを切り替えながら、出力が安定した後にコンパレータの出力を記録してください。
  • 入力の組み合わせとコンパレータの出力に基づいて、出力にフォルトが発生しているかどうかを判断できます。

図 8-6 フルブリッジ負荷のオフ状態診断 (PH/EN または PWM モード)

PH/EN モードまたは PWM モードのフルブリッジ負荷について、フォルトがないシナリオとフォルト・シナリオに対する OLP の組み合わせおよび真理値表 を 表 8-15 に示します。

表 8-15 オフ状態診断表 - PH/EN または PWM モード (フル・ブリッジ)
ユーザー入力 OLP の設定 OLP CMP 出力
nSLEEP DRVOFF EN/IN1 PH/IN2 OUT1 OUT2 CMP REF 選択された出力 正常 開放 GND 短絡 VM 短絡
1 1 1 0 ROLP_PU ROLP_PD VOLP_REFH OUT1 L H L H
1 1 0 1 ROLP_PU ROLP_PD VOLP_REFL OUT2 H L L H
1 1 1 1 ROLP_PD ROLP_PU VOLP_REFL OUT2 H H L H

独立モードのローサイド負荷について、フォルトがないシナリオおよびフォルト・シナリオに対する OLP の組み合わせおよび真理値表を 表 8-16 に示します。

表 8-16 ローサイド負荷のオフ状態診断表 - 独立モード
ユーザー入力 OLP の設定 OLP_CMP 出力
DIAG ピン S_DIAG ビット nSLEEP DRVOFF EN/IN1 PH/IN2 OUT1 OUT2 CMP REF 選択された出力 正常 開放 短絡
LVL2, LVL6 2'b01 1 1 1 未使用 ROLP_PU Hi-Z VOLP_REFH OUT1 L H H
LVL3, LVL4 2'b11 1 1 1 未使用 ROLP_PD Hi-Z VOLP_REFL OUT1 L L H
LVL2, LVL6 2'b01 1 1 0 1 Hi-Z ROLP_PU VOLP_REFH OUT2 L H H
LVL3, LVL4 2'b11 1 1 0 1 Hi-Z ROLP_PD VOLP_REFL OUT2 L L H

独立モードのハイサイド負荷について、フォルトがないシナリオおよびフォルト・シナリオに対する OLP の組み合わせおよび真理値表を 表 8-17 に示します。

表 8-17 ハイサイド負荷のオフ状態診断表 - 独立モード
ユーザー入力 OLP の設定 OLP_CMP 出力
DIAG ピン S_DIAG ビット nSLEEP DRVOFF EN/IN1 PH/IN2 OUT1 OUT2 CMP REF 選択された出力 正常 開放 短絡
LVL2, LVL6 2'b01 1 1 1 未使用 ROLP_PU Hi-Z VOLP_REFH OUT1 H H L
LVL3, LVL4 2'b11 1 1 1 未使用 ROLP_PD Hi-Z VOLP_REFL OUT1 H L L
LVL2, LVL6 2'b01 1 1 0 1 Hi-Z ROLP_PU VOLP_REFH OUT2 H H L
LVL3, LVL4 2'b11 1 1 0 1 Hi-Z ROLP_PD VOLP_REFL OUT2 H L L