JAJSIG9A July   2020  – April 2021 DRV8706-Q1

PRODUCTION DATA  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 説明
  4. 4 改訂履歴
    1.     デバイス比較表
  5. 5 ピン構成
    1.     DRV8706-Q1 RHB パッケージ (VQFN) ピン機能
  6. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性
    6. 6.6 タイミング要件
    7. 6.7 タイミング図
    8. 6.8 代表的特性
  7. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 外付け部品
      2. 7.3.2 デバイス・インターフェイス・バリアント
        1. 7.3.2.1 シリアル・ペリフェラル・インターフェイス (SPI)
        2. 7.3.2.2 ハードウェア (H/W)
      3. 7.3.3 入力 PWM モード
        1. 7.3.3.1 ハーフブリッジ制御
        2. 7.3.3.2 H ブリッジ制御
        3. 7.3.3.3 分割 HS/LS ソレノイド制御
      4. 7.3.4 スマート・ゲート・ドライバ
        1. 7.3.4.1 機能ブロック図
        2. 7.3.4.2 スルーレート制御 (IDRIVE)
        3. 7.3.4.3 ゲート・ドライブ・ステート・マシン (TDRIVE)
      5. 7.3.5 電圧増倍 (単段) チャージ・ポンプ
      6. 7.3.6 広同相差動電流シャント・アンプ
      7. 7.3.7 ピン配置
        1. 7.3.7.1 ロジック・レベル入力ピン (DRVOFF、IN1/EN、IN2/PH、nHIZx、nSLEEP、nSCS、SCLK、SDI)
        2. 7.3.7.2 ロジック・レベル・プッシュプル出力 (SDO)
        3. 7.3.7.3 ロジック・レベル・オープン・ドレイン出力 (nFAULT)
        4. 7.3.7.4 クワッドレベル入力 (GAIN)
        5. 7.3.7.5 6 レベル入力 (IDRIVE、VDS)
      8. 7.3.8 保護および診断機能
        1. 7.3.8.1  ゲート・ドライバのディセーブルとイネーブル (DRVOFF と EN_DRV)
        2. 7.3.8.2  フォルト・リセット (CLR_FLT)
        3. 7.3.8.3  DVDD ロジック電源パワーオン・リセット (DVDD_POR)
        4. 7.3.8.4  PVDD 電源低電圧監視 (PVDD_UV)
        5. 7.3.8.5  PVDD 電源過電圧監視 (PVDD_OV)
        6. 7.3.8.6  VCP チャージ・ポンプ低電圧誤動作防止 (VCP_UV)
        7. 7.3.8.7  MOSFET VDS 過電流保護 (VDS_OCP)
        8. 7.3.8.8  ゲート・ドライバ・フォルト (VGS_GDF)
        9. 7.3.8.9  過熱警告 (OTW)
        10. 7.3.8.10 サーマル・シャットダウン (OTSD)
        11. 7.3.8.11 オフライン短絡とオープン負荷検出 (OOL / OSC)
        12. 7.3.8.12 障害検出と応答の概略表
    4. 7.4 デバイスの機能モード
      1. 7.4.1 非アクティブまたはスリープ状態
      2. 7.4.2 スタンバイ状態
      3. 7.4.3 動作状態
    5. 7.5 プログラミング
      1. 7.5.1 SPI インターフェイス
      2. 7.5.2 SPI フォーマット
      3. 7.5.3 複数スレーブに対する SPI インターフェイス
        1. 7.5.3.1 デイジー・チェーン内の複数のスレーブ用 SPI インターフェイス
    6. 7.6 レジスタ・マップ
      1. 7.6.1 ステータス・レジスタ
      2. 7.6.2 制御レジスタ
  8. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
        1. 8.2.2.1 ゲート・ドライバ構成
          1. 8.2.2.1.1 VCP 負荷計算の例
          2. 8.2.2.1.2 IDRIVE 計算例
        2. 8.2.2.2 電流シャント・アンプの構成
        3. 8.2.2.3 消費電力
      3. 8.2.3 アプリケーション曲線
  9. 9 レイアウト
    1. 9.1 レイアウトのガイドライン
    2. 9.2 レイアウト例
  10. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 関連資料
      2. 10.1.2 Receiving Notification of Documentation Updates
    2. 10.2 サポート・リソース
    3. 10.3 商標
    4. 10.4 Electrostatic Discharge Caution
    5. 10.5 Glossary
  11. 11メカニカル、パッケージ、および注文情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • RHB|32
サーマルパッド・メカニカル・データ
発注情報

7.3.8.11 オフライン短絡とオープン負荷検出 (OOL / OSC)

このデバイスには、オフラインでの短絡を実行し、外部パワー MOSFET と負荷をオープン負荷診断するのに必要なハードウェアが搭載されています。これは外部ハーフブリッジ・スイッチ・ノードに接続される、SHx ピンの集積プルアップ / プルダウン電流ソースにより、実現しています。オフライン診断は、OLSC_CTRL レジスタ内の関連するレジスタ・ビットにより制御されます。まず、OLSC_EN レジスタ設定により、オフライン診断モードをイネーブルにする必要があります。その後、個別の電流ソースを PD_SHx および PU_SHx レジスタ設定によりイネーブルにできます。

SHx ピンの電圧は、内部 VDS コンパレータによって連続的に監視されます。診断状態の間、VDS コンパレータは、関連する VDS レジスタ・ステータス・ビット内の SPI レジスタ内の SHx ピン・ノード上のリアルタイムの電圧帰還を通知します。

オフライン診断をイネーブルにする前に、EN_DRV レジスタ設定により、外部 MOSFET ハーフブリッジをディスエーブル状態にすることを推奨します。また、VDS コンパレータのスレッショルド (VDS_LVL) は、内部ブロッキング・ダイオードの順方向電圧降下に対して十分なヘッドルームを確保するため、1V 以上に調整する必要があります。

H/W デバイスのバリアントでは、この機能は利用できません。

オフライン診断シーケンスを正しく実行するには、以下の手順に従う必要があります。

  • EN_DRV 制御レジスタを 0b に設定し、出力ドライバをディセーブルにします。
  • OLSC_EN 制御レジスタを 1b に設定し、オフライン診断をイネーブルにします。
  • PD_SHx 制御レジスタと PU_SHx 制御レジスタを、適宜イネーブルにします。
  • VDS_x ステータス・レジスタを読み戻し、出力ステータスを判定します。
  • PD_SHx 制御レジスタと PD_SHx 制御レジスタをディセーブルにします。
  • OLSC_EN 制御レジスタを 0b に設定し、オフライン診断をディセーブルにします。
  • EN_DRV 制御レジスタを 1b に設定し、出力ドライバを再度イネーブルにします。

GUID-01082DB0-EC59-44F1-BF96-685DC163DBE5-low.gif図 7-20 オフライン診断