JAJSIG9A July   2020  – April 2021 DRV8706-Q1

PRODUCTION DATA  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 説明
  4. 4 改訂履歴
    1.     デバイス比較表
  5. 5 ピン構成
    1.     DRV8706-Q1 RHB パッケージ (VQFN) ピン機能
  6. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性
    6. 6.6 タイミング要件
    7. 6.7 タイミング図
    8. 6.8 代表的特性
  7. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 外付け部品
      2. 7.3.2 デバイス・インターフェイス・バリアント
        1. 7.3.2.1 シリアル・ペリフェラル・インターフェイス (SPI)
        2. 7.3.2.2 ハードウェア (H/W)
      3. 7.3.3 入力 PWM モード
        1. 7.3.3.1 ハーフブリッジ制御
        2. 7.3.3.2 H ブリッジ制御
        3. 7.3.3.3 分割 HS/LS ソレノイド制御
      4. 7.3.4 スマート・ゲート・ドライバ
        1. 7.3.4.1 機能ブロック図
        2. 7.3.4.2 スルーレート制御 (IDRIVE)
        3. 7.3.4.3 ゲート・ドライブ・ステート・マシン (TDRIVE)
      5. 7.3.5 電圧増倍 (単段) チャージ・ポンプ
      6. 7.3.6 広同相差動電流シャント・アンプ
      7. 7.3.7 ピン配置
        1. 7.3.7.1 ロジック・レベル入力ピン (DRVOFF、IN1/EN、IN2/PH、nHIZx、nSLEEP、nSCS、SCLK、SDI)
        2. 7.3.7.2 ロジック・レベル・プッシュプル出力 (SDO)
        3. 7.3.7.3 ロジック・レベル・オープン・ドレイン出力 (nFAULT)
        4. 7.3.7.4 クワッドレベル入力 (GAIN)
        5. 7.3.7.5 6 レベル入力 (IDRIVE、VDS)
      8. 7.3.8 保護および診断機能
        1. 7.3.8.1  ゲート・ドライバのディセーブルとイネーブル (DRVOFF と EN_DRV)
        2. 7.3.8.2  フォルト・リセット (CLR_FLT)
        3. 7.3.8.3  DVDD ロジック電源パワーオン・リセット (DVDD_POR)
        4. 7.3.8.4  PVDD 電源低電圧監視 (PVDD_UV)
        5. 7.3.8.5  PVDD 電源過電圧監視 (PVDD_OV)
        6. 7.3.8.6  VCP チャージ・ポンプ低電圧誤動作防止 (VCP_UV)
        7. 7.3.8.7  MOSFET VDS 過電流保護 (VDS_OCP)
        8. 7.3.8.8  ゲート・ドライバ・フォルト (VGS_GDF)
        9. 7.3.8.9  過熱警告 (OTW)
        10. 7.3.8.10 サーマル・シャットダウン (OTSD)
        11. 7.3.8.11 オフライン短絡とオープン負荷検出 (OOL / OSC)
        12. 7.3.8.12 障害検出と応答の概略表
    4. 7.4 デバイスの機能モード
      1. 7.4.1 非アクティブまたはスリープ状態
      2. 7.4.2 スタンバイ状態
      3. 7.4.3 動作状態
    5. 7.5 プログラミング
      1. 7.5.1 SPI インターフェイス
      2. 7.5.2 SPI フォーマット
      3. 7.5.3 複数スレーブに対する SPI インターフェイス
        1. 7.5.3.1 デイジー・チェーン内の複数のスレーブ用 SPI インターフェイス
    6. 7.6 レジスタ・マップ
      1. 7.6.1 ステータス・レジスタ
      2. 7.6.2 制御レジスタ
  8. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
        1. 8.2.2.1 ゲート・ドライバ構成
          1. 8.2.2.1.1 VCP 負荷計算の例
          2. 8.2.2.1.2 IDRIVE 計算例
        2. 8.2.2.2 電流シャント・アンプの構成
        3. 8.2.2.3 消費電力
      3. 8.2.3 アプリケーション曲線
  9. 9 レイアウト
    1. 9.1 レイアウトのガイドライン
    2. 9.2 レイアウト例
  10. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 関連資料
      2. 10.1.2 Receiving Notification of Documentation Updates
    2. 10.2 サポート・リソース
    3. 10.3 商標
    4. 10.4 Electrostatic Discharge Caution
    5. 10.5 Glossary
  11. 11メカニカル、パッケージ、および注文情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • RHB|32
サーマルパッド・メカニカル・データ
発注情報

7.3.6 広同相差動電流シャント・アンプ

DRV8706-Q1 は、外部ハーフブリッジ内のシャント抵抗を使用する電流測定用の高性能で広同相な双方向電流シャント・アンプを内蔵しています。電流測定は、一般に、過電流保護、外部トルク制御、外部コントローラによる整流を実装するために使用されます。シャント・アンプの高い同相範囲により、ローサイド、ハイサイド、またはインライン・シャント構成をサポートできます。電流シャント・アンプにはプログラマブル・ゲイン、単方向と双方向のサポート、出力ブランキングとサンプル / ホールド・スイッチ、アンプ出力の中間点バイアス電圧設定用の専用電圧基準ピン (AREF) などの機能があります。図 7-10 に、簡略化したブロック図を示します。SP はシャント抵抗の正端子に接続し、SN はシャント抵抗の負端子に接続する必要があります。アンプを使用しない場合は、AREF、SN、SP 入力を AGND、AGND～PCB GND に接続して、SO 出力をフローティングのままにすることができます。

GUID-713838A6-8588-4A66-9034-811571A270B4-low.gif図 7-10 アンプのブロック概略図

図 7-11 に、詳細なブロック図を示します。広同相アンプは、2 段差動アーキテクチャで実装されています。1 番目の差動段では、広い同相入力、差動出力をサポートし、ゲインは G = 2 で固定されています。2 番目の差動段では、可変ゲイン調整、G = 5、10、20、40 をサポートします。2 つの段の合計ゲインは、G = 10、20、40、または 80 となります。

また、アンプは AREF ピンにより、出力電圧バイアスを生成することもできます。AREF ピンは、分圧ネットワークとバッファに向かい、その後、差動アンプの出力電圧バイアスを設定します。SPI デバイス・バリアントでは、レジスタ設定 CSA_GAIN と CSA_DIV による基準分圧比によって、ゲインが構成されます。H/W デバイス・バリアントでは、基準分圧比は VAREF/2 に固定されています。ゲインは、GAIN ピンにより構成されます。

GUID-EC6EAB99-6C42-4DE6-84DE-AC0EB98F3ADE-low.gif図 7-11 アンプの詳細ブロック図

最後に、アンプには出力ブランキングまたはサンプル / ホールド・スイッチがあります。このオプションは、SPI デバイス・バリアントでのみ利用可能です。出力スイッチを使用して、PWM スイッチング時にアンプ出力を接続解除し、出力ノイズ (ブランキング) を低減したり、シャントがハイサイドまたはローサイド構成で使用されている場合、モーターの制動時に出力値を維持 (サンプル / ホールド) したりすることができます。ブランキング回路は、CSA_BLK_SEL レジスタ設定により、アクティブ・ハーフブリッジ (ハーフブリッジ 1 またはハーフブリッジ 2) でトリガを設定できます。ブランキング期間は、CSA_BLK レジスタ設定により構成できます。サンプル / ホールド回路は、CSA_SH_EN レジスタ設定でイネーブルにできます。アクティブになると、ドライバがハイサイドまたはローサイド制動に移行するたびに、サンプル / ホールドがトリガされます。ブランキング機能またはサンプル / ホールド機能を利用するには、アンプ出力接続解除時の安定化のため、出力保持コンデンサが必要です。通常、このコンデンサは RC フィルタ構成の直列抵抗の後に配置して、アンプ出力部分で直接見られる容量を直接制限することを推奨します。

GUID-96CDD1BA-EB44-4841-87FA-58192EAF1E01-low.gif図 7-12 DRV8706-Q1 アンプ・ブランキング例

図 7-12 は、アンプ・ブランキング機能の例を示しています。この機能は、スイッチング遷移中にアンプ出力を Hi-Z にするために使用できますが、デフォルトでは要求されません。この機能は、PWM スイッチング遷移中に広い同相のスイングまたはグランド・シフトによるノイズが発生し、アンプ出力に干渉している場合にメリットがあります。図に示すように、ブランキング機能は、GHx または GLx のいずれかの遷移後、一定時間、アンプ出力をディセーブルにすることで動作します。この期間は、CSA_BLK レジスタ設定により構成される tBLK 設定によって決定されます。

GUID-FE723989-3FAE-49F3-A339-03308C66D808-low.gif図 7-13 DRV8706-Q1 アンプ・サンプル / ホールド例

図 7-13 は、アンプ・サンプル / ホールド機能の例を示しています。この機能は、H ブリッジ内で電流が循環しているときに、アンプ出力を Hi-Z にするために使用できますが、デフォルトでは要求されません。この機能は、電流の循環中に電流情報が失われる状況で、シャント抵抗を H ブリッジのハイサイドまたはローサイドに構成する場合にメリットがあります。図に示すように、サンプル / ホールド機能では、出力コンデンサが荷電状態を維持するため、アンプのそれまでの出力状態が保持されます。H ブリッジが循環状態を終了すると、アンプは動作を再開します。