JAJSFU5B January 2017 – November 2018 DRV8886AT
PRODUCTION DATA.
nSLEEP ピンが論理 Low にならない限り、DRV8886AT はアクティブです。スリープ・モードでは、チャージ・ポンプは停止し、H ブリッジ FET はディセーブルされて Hi-Z になり、レギュレータはディセーブルされます。
NOTE
nSLEEP ピンでの立ち下がりエッジの後、tSLEEP 時間が経過すると、デバイスはスリープ・モードに移行します。nSLEEP を論理 High にすると、DRV8886AT はスリープ・モードから自動的に復帰します。
ウェークアップ後、出力が変化するまでに tWAKE の時間が経過する必要があります。
スリープ・モードから復帰させる場合、または電源を印加する場合、STEP ピンを論理 Low に維持することを推奨します。
ENABLE ピンを論理 Low にすると、H ブリッジの出力はディセーブルされますが、内部論理はアクティブなままです。STEP の立ち上がりエッジによりインデクサは進行しますが、ENABLE ピンがアサートされるまで、出力は状態を変えません。
Table 9 に、機能モードのまとめを示します。
条件 | H ブリッジ | チャージ・ポンプ | マイクロステップ制御 | DVDD | AVDD | |
---|---|---|---|---|---|---|
動作 | 8V < VM < 40V
nSLEEP ピン = 1 ENABLE ピン = 1 |
動作 | 動作 | 動作 | 動作 | 動作 |
ディセーブル | 8V < VM < 40V
nSLEEP ピン = 1 ENABLE ピン = 0 |
ディセーブル | 動作 | 動作 | 動作 | 動作 |
スリープ・モード | 8V < VM < 40
nSLEEP ピン = 0 |
ディセーブル | ディセーブル | ディセーブル | ディセーブル | ディセーブル |
フォルト発生 | VM 低電圧 (UVLO) | ディセーブル | ディセーブル | ディセーブル | 動作 | ディセーブル |
VCP 低電圧 (CPUV) | ディセーブル | 動作 | 動作 | 動作 | 動作 | |
過電流 (OCP) | ディセーブル | 動作 | 動作 | 動作 | 動作 | |
サーマル・シャットダウン (TSD) | ディセーブル | ディセーブル | 動作 | 動作 | 動作 |