JAJSFU5B January   2017  – November 2018 DRV8886AT

PRODUCTION DATA.  

  1. 特長
  2. アプリケーション
  3. 概要
    1.     概略回路図
  4. 改訂履歴
  5. ピン構成および機能
    1.     端子機能
  6. 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD定格
    3. 6.3 推奨動作条件
    4. 6.4 熱特性
    5. 6.5 電気的特性
    6. 6.6 ステッピング制御ロジック・タイミング要件
    7. 6.7 代表的特性
  7. 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1  ステッピング・モータ・ドライバの電流定格
        1. 7.3.1.1 ピーク電流定格
        2. 7.3.1.2 RMS 電流定格
        3. 7.3.1.3 フルスケール電流定格
      2. 7.3.2  PWM モータ・ドライバ
      3. 7.3.3  マイクロステッピング・インデクサ
      4. 7.3.4  電流レギュレーション
      5. 7.3.5  MCU DAC による RREF の制御
      6. 7.3.6  減衰モード
        1. 7.3.6.1 モード 1:電流増加では低速減衰、電流減少では混合減衰
        2. 7.3.6.2 モード 2:電流増加および減少で混合減衰
        3. 7.3.6.3 モード 3:AutoTune リップル制御
        4. 7.3.6.4 モード 4:AutoTune 動的減衰
      7. 7.3.7  ブランキング時間
      8. 7.3.8  チャージ・ポンプ
      9. 7.3.9  リニア電圧レギュレータ
      10. 7.3.10 論理およびマルチレベル・ピン構造図
      11. 7.3.11 保護回路
        1. 7.3.11.1 VM 低電圧誤動作防止 (UVLO)
        2. 7.3.11.2 VCP 低電圧誤動作防止 (CPUV)
        3. 7.3.11.3 過電流保護 (OCP)
        4. 7.3.11.4 サーマル・シャットダウン (TSD)
    4. 7.4 デバイスの機能モード
  8. アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
        1. 8.2.2.1 ステッピング・モータの速度
        2. 8.2.2.2 電流レギュレーション
        3. 8.2.2.3 減衰モード
      3. 8.2.3 アプリケーション曲線
  9. 電源に関する推奨事項
    1. 9.1 バルク・コンデンサ
  10. 10レイアウト
    1. 10.1 レイアウトの注意点
    2. 10.2 レイアウト例
  11. 11デバイスおよびドキュメントのサポート
    1. 11.1 ドキュメントのサポート
      1. 11.1.1 関連資料
    2. 11.2 ドキュメントの更新通知を受け取る方法
    3. 11.3 コミュニティ・リソース
    4. 11.4 商標
    5. 11.5 静電気放電に関する注意事項
    6. 11.6 Glossary
  12. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ(パッケージ|ピン)
サーマルパッド・メカニカル・データ
発注情報

デバイスの機能モード

nSLEEP ピンが論理 Low にならない限り、DRV8886AT はアクティブです。スリープ・モードでは、チャージ・ポンプは停止し、H ブリッジ FET はディセーブルされて Hi-Z になり、レギュレータはディセーブルされます。

NOTE

nSLEEP ピンでの立ち下がりエッジの後、tSLEEP 時間が経過すると、デバイスはスリープ・モードに移行します。nSLEEP を論理 High にすると、DRV8886AT はスリープ・モードから自動的に復帰します。

ウェークアップ後、出力が変化するまでに tWAKE の時間が経過する必要があります。

スリープ・モードから復帰させる場合、または電源を印加する場合、STEP ピンを論理 Low に維持することを推奨します。

ENABLE ピンを論理 Low にすると、H ブリッジの出力はディセーブルされますが、内部論理はアクティブなままです。STEP の立ち上がりエッジによりインデクサは進行しますが、ENABLE ピンがアサートされるまで、出力は状態を変えません。

Table 9 に、機能モードのまとめを示します。

Table 9. 機能モードのまとめ

条件 H ブリッジ チャージ・ポンプ マイクロステップ制御 DVDD AVDD
動作 8V < VM < 40V
nSLEEP ピン = 1
ENABLE ピン = 1
動作 動作 動作 動作 動作
ディセーブル 8V < VM < 40V
nSLEEP ピン = 1
ENABLE ピン = 0
ディセーブル 動作 動作 動作 動作
スリープ・モード 8V < VM < 40
nSLEEP ピン = 0
ディセーブル ディセーブル ディセーブル ディセーブル ディセーブル
フォルト発生 VM 低電圧 (UVLO) ディセーブル ディセーブル ディセーブル 動作 ディセーブル
VCP 低電圧 (CPUV) ディセーブル 動作 動作 動作 動作
過電流 (OCP) ディセーブル 動作 動作 動作 動作
サーマル・シャットダウン (TSD) ディセーブル ディセーブル 動作 動作 動作