5 ピン構成および機能

DRV8962 は、熱的に強化された 44 ピン HTSSOP パッケージで供給されます。

DDW パッケージは、デバイスの底面に PowerPAD™ が含まれています。
DDV パッケージは、デバイスの上面に PowerPAD™ が含まれており、ヒートシンクとの熱結合が可能です。

図 5-1 DDW パッケージ、上面図

図 5-2 DDV パッケージ、上面図

ピン			タイプ	説明
名称	DDW	DDV	タイプ	説明
VCP	1	22	電源	チャージ・ポンプの出力。X7R、1μF、16V セラミック・コンデンサを VCP と VM との間に接続します。
VM	2、11、12、21	2、11、12、21	電源	電源。モーターの電源電圧に接続し、VM 定格の 0.01μF セラミックコンデンサと 1 つのバルクコンデンサを使用して、PGND ピンにバイパスします。
PGND1	3	20	電源	ハーフ・ブリッジ 1 の電源グランド。システム・グランドに接続します。
PGND2	10	13	電源	ハーフ・ブリッジ 2 の電源グランド。システム・グランドに接続します。
PGND3	20	3	電源	ハーフ・ブリッジ 3 の電源グランド。システム・グランドに接続します。
PGND4	13	10	電源	ハーフ・ブリッジ 4 の電源グランド。システム・グランドに接続します。
OUT1	4、5、6	17、18、19	出力	負荷ピンに接続します。
OUT2	7、8、9	14、15、16	出力	負荷端子に接続します。
OUT3	17、18、19	4、5、6	出力	負荷端子に接続します。
OUT4	14、15、16	7、8、9	出力	負荷端子に接続します。
IPROPI1	32	35	出力	ハーフブリッジ 1 の電流検出出力。
IPROPI2	31	36	出力	ハーフブリッジ 2 の電流検出出力。
IPROPI3	30	37	出力	ハーフブリッジ 3 の電流検出出力。
IPROPI4	29	38	出力	ハーフブリッジ 4 の電流検出出力。
EN1	37	30	入力	ハーフブリッジ 1 のイネーブル入力。
EN2	36	31	入力	ハーフブリッジ 2 のイネーブル入力。
EN3	35	32	入力	ハーフブリッジ 3 のイネーブル入力。
EN4	34	33	入力	ハーフブリッジ 4 のイネーブル入力。
IN1	41	26	入力	ハーフブリッジ 1 の PWM 入力。
IN2	40	27	入力	ハーフブリッジ 2 の PWM 入力。
IN3	39	28	入力	ハーフブリッジ 3 の PWM 入力。
IN4	38	29	入力	ハーフブリッジ 4 の PWM 入力。
GND	22、23	1、44	電源	デバイスのグランド。システム・グランドに接続します。
CPH	44	23	電源	チャージ・ポンプのスイッチング・ノード。X7R、0.1μF、VM 定格のセラミックコンデンサを CPH と CPL の間に接続します。
CPL	43	24	電源
VREF	33	34	入力	電流レギュレーションのスレッショルドを設定するための電圧リファレンス入力。DVDD は分割抵抗を使用して VREF を供給できます。
DVDD	24	43	電源	内部 LDO 出力。X7R、1μF、6.3V または 10V 定格セラミック・コンデンサを GND との間に接続します。
VCC	25	42	電源	内部ロジック・ブロックの電源電圧。個別のロジック電源電圧が利用できない場合は、VCC ピンを DVDD ピンに接続します。
nFAULT	26	41	オープン・ドレイン	フォルト通知出力。フォルト条件のときにロジック Low にプルされます。オープン・ドレイン出力には、外付けのプルアップ抵抗が必要です。
MODE	28	39	入力	このピンは、出力の立ち上がり / 立ち下がり時間をプログラムします。
OCPM	27	40	入力	フォルトからの回復の方法を決定します。OCPM 電圧に応じて、フォルトからの回復はラッチオフまたは自動再試行タイプになります。
nSLEEP	42	25	入力	スリープ・モード入力。デバイスは、ロジック High でイネーブルになり、ロジック Low で低消費電力スリープ・モードに移行します。狭い nSLEEP リセット・パルスにより、ラッチされているフォルトがクリアされます。
PAD	-	-	-	サーマル・パッド。