JAJSH49C March   2019  – April 2024 DS90UB953A-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 シリアル制御バスの推奨タイミング
    7. 5.7 タイミング図
    8. 5.8 代表的特性
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1 CSI-2 レシーバ
        1. 6.3.1.1 CSI-2 レシーバの動作モード
        2. 6.3.1.2 CSI-2 レシーバの高速モード
        3. 6.3.1.3 CSI-2 プロトコル層
        4. 6.3.1.4 CSI-2 ショート パケット
        5. 6.3.1.5 CSI-2 ロング パケット
        6. 6.3.1.6 CSI-2 のエラーと検出
          1. 6.3.1.6.1 CSI-2 の ECC 検出および訂正
          2. 6.3.1.6.2 CSI-2 のチェックサム検出
          3. 6.3.1.6.3 D-PHY のエラー検出
          4. 6.3.1.6.4 CSI-2 レシーバのステータス
      2. 6.3.2 FPD-Link III フォワード チャネル トランスミッタ
        1. 6.3.2.1 フレーム フォーマット
      3. 6.3.3 FPD-Link III バック チャネル レシーバ
      4. 6.3.4 シリアライザのステータスと監視
        1. 6.3.4.1 フォワード チャネルの診断
        2. 6.3.4.2 バック チャネルの診断
        3. 6.3.4.3 電圧と温度の検出
          1. 6.3.4.3.1 プログラミング例
        4. 6.3.4.4 組み込み自己テスト
      5. 6.3.5 フレーム同期の動作
        1. 6.3.5.1 外部フレーム同期
        2. 6.3.5.2 フレーム同期の内部生成
      6. 6.3.6 GPIO サポート
        1. 6.3.6.1 GPIO のステータス
        2. 6.3.6.2 GPIO の入力制御
        3. 6.3.6.3 GPIO の出力制御
        4. 6.3.6.4 フォワード チャネル GPIO
        5. 6.3.6.5 バック チャネル GPIO
    4. 6.4 デバイスの機能モード
      1. 6.4.1 クロッキング モード
        1. 6.4.1.1 同期モード
        2. 6.4.1.2 非同期クロック モード
        3. 6.4.1.3 非同期内部モード
        4. 6.4.1.4 DVP 下位互換モード
        5. 6.4.1.5 CLK_OUT の構成
      2. 6.4.2 モード
    5. 6.5 プログラミング
      1. 6.5.1 I2C インターフェイスの構成
        1. 6.5.1.1 CLK_OUT/IDX
          1. 6.5.1.1.1 IDX
      2. 6.5.2 I2C インターフェイスの動作
      3. 6.5.3 I2C のタイミング
    6. 6.6 パターン生成
      1. 6.6.1 基準カラー バー パターン
      2. 6.6.2 固定カラー パターン
      3. 6.6.3 パケット ジェネレータのプログラミング
        1. 6.6.3.1 カラー バー サイズの決定
      4. 6.6.4 パターン ジェネレータのコード例
    7. 6.7 レジスタ マップ
      1. 6.7.1 メイン レジスタ
        1. 6.7.1.1  I2C デバイス ID レジスタ
        2. 6.7.1.2  リセット
        3. 6.7.1.3  一般的な構成
        4. 6.7.1.4  フォワード チャネル モードの選択
        5. 6.7.1.5  BC_MODE_SELECT
        6. 6.7.1.6  PLL クロック制御
        7. 6.7.1.7  クロック出力制御 0
        8. 6.7.1.8  クロック出力制御 1
        9. 6.7.1.9  バック チャネル ウォッチドッグ制御
        10. 6.7.1.10 I2C 制御 1
        11. 6.7.1.11 I2C 制御 2
        12. 6.7.1.12 SCL High 時間
        13. 6.7.1.13 SCL Low 時間
        14. 6.7.1.14 ローカル GPIO データ
        15. 6.7.1.15 GPIO の入力制御
        16. 6.7.1.16 DVP_CFG
        17. 6.7.1.17 DVP_DT
        18. 6.7.1.18 BIST エラーを強制
        19. 6.7.1.19 リモート BIST 制御
        20. 6.7.1.20 最大電圧ゲイン
        21. 6.7.1.21 SSI 制御 0
        22. 6.7.1.22 SSI 制御 1
        23. 6.7.1.23 電圧センサ 0 のスレッショルド
        24. 6.7.1.24 電圧センサ 1 のスレッショルド
        25. 6.7.1.25 温度センサのスレッショルド
        26. 6.7.1.26 CSI-2 のアラーム イネーブル
        27. 6.7.1.27 アラーム検出イネーブル
        28. 6.7.1.28 バック チャネルのアラーム イネーブル
        29. 6.7.1.29 CSI-2 の極性選択
        30. 6.7.1.30 CSI-2 の LP モードの極性
        31. 6.7.1.31 CSI-2 の高速 RX イネーブル
        32. 6.7.1.32 CSI-2 の低消費電力イネーブル
        33. 6.7.1.33 CSI-2 の終端イネーブル
        34. 6.7.1.34 CSI-2 のパケット ヘッダー制御
        35. 6.7.1.35 バック チャネルの構成
        36. 6.7.1.36 データパス制御 1
        37. 6.7.1.37 リモート パートナー能力 1
        38. 6.7.1.38 パートナー デシリアライザ ID
        39. 6.7.1.39 ターゲット 0 ID
        40. 6.7.1.40 ターゲット 1 ID
        41. 6.7.1.41 ターゲット 2 ID
        42. 6.7.1.42 ターゲット 3 ID
        43. 6.7.1.43 ターゲット 4 ID
        44. 6.7.1.44 ターゲット 5 ID
        45. 6.7.1.45 ターゲット 6 ID
        46. 6.7.1.46 ターゲット 7 ID
        47. 6.7.1.47 ターゲット 0 エイリアス
        48. 6.7.1.48 ターゲット 1 エイリアス
        49. 6.7.1.49 ターゲット 2 エイリアス
        50. 6.7.1.50 ターゲット 3 エイリアス
        51. 6.7.1.51 ターゲット 4 エイリアス
        52. 6.7.1.52 ターゲット 5 エイリアス
        53. 6.7.1.53 ターゲット 6 エイリアス
        54. 6.7.1.54 ターゲット 7 エイリアス
        55. 6.7.1.55 バック チャネル制御
        56. 6.7.1.56 リビジョン ID
        57. 6.7.1.57 デバイス ステータス
        58. 6.7.1.58 一般ステータス
        59. 6.7.1.59 GPIO ピン ステータス
        60. 6.7.1.60 BIST エラー カウント
        61. 6.7.1.61 CRC エラー カウント 1
        62. 6.7.1.62 CRC エラー カウント 2
        63. 6.7.1.63 センサ ステータス
        64. 6.7.1.64 センサ V0
        65. 6.7.1.65 センサ V1
        66. 6.7.1.66 センサ T
        67. 6.7.1.67 CSI-2 エラー カウント
        68. 6.7.1.68 CSI-2 エラー ステータス
        69. 6.7.1.69 CSI-2 エラー データ レーン 0 および 1
        70. 6.7.1.70 CSI-2 エラー データ レーン 2 および 3
        71. 6.7.1.71 CSI-2 エラー クロック レーン
        72. 6.7.1.72 CSI-2 パケット ヘッダー データ
        73. 6.7.1.73 パケット ヘッダーのワード数 0
        74. 6.7.1.74 パケット ヘッダーのワード数 1
        75. 6.7.1.75 CSI-2 ECC
        76. 6.7.1.76 IND_ACC_CTL
        77. 6.7.1.77 IND_ACC_ADDR
        78. 6.7.1.78 IND_ACC_DATA
        79. 6.7.1.79 FPD3_TX_ID0
        80. 6.7.1.80 FPD3_TX_ID1
        81. 6.7.1.81 FPD3_TX_ID2
        82. 6.7.1.82 FPD3_TX_ID3
        83. 6.7.1.83 FPD3_TX_ID4
        84. 6.7.1.84 FPD3_TX_ID5
      2. 6.7.2 間接アクセス レジスタ
        1. 6.7.2.1 PATGEN レジスタ
        2. 6.7.2.2 アナログ レジスタ
  8. 7 アプリケーションと実装
    1. 7.1 アプリケーション情報
      1. 7.1.1 Power-over-Coax
    2. 7.2 代表的なアプリケーション
      1. 7.2.1 設計要件
      2. 7.2.2 詳細な設計手順
        1. 7.2.2.1 CSI-2 インターフェイス
        2. 7.2.2.2 FPD-Link III の入出力
        3. 7.2.2.3 内部レギュレータのバイパス
        4. 7.2.2.4 ループ フィルタのデカップリング
      3. 7.2.3 アプリケーション曲線
    3. 7.3 電源に関する推奨事項
      1. 7.3.1 パワーアップ シーケンシング
        1. 7.3.1.1 システムの初期化
          1. 7.3.1.1.1 温度上昇初期化のコード例
      2. 7.3.2 パワーダウン (PDB)
    4. 7.4 レイアウト
      1. 7.4.1 レイアウトのガイドライン
        1. 7.4.1.1 CSI-2 のガイドライン
      2. 7.4.2 レイアウト例
  9. 8 デバイスおよびドキュメントのサポート
    1. 8.1 ドキュメントのサポート
      1. 8.1.1 関連資料
    2. 8.2 ドキュメントの更新通知を受け取る方法
    3. 8.3 サポート・リソース
    4. 8.4 商標
    5. 8.5 静電気放電に関する注意事項
    6. 8.6 用語集
  10. 9 改訂履歴
  11. 10メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

7.1.1 Power-over-Coax

DS90UB953A-Q1 は、リモート センサ システムに電力を供給する PoC (Power-over-Coax) 方式をサポートするよう設計されています。この方式では、高速デジタル ビデオ データ、双方向制御、診断データ伝送に使用されるのと同じ媒体 (同軸ケーブル) で電力を供給します。この方法は、図 7-1 に示すように、受動回路すなわちフィルタを使用して、DC-DC レギュレータ回路の負荷およびリンクの両側を接続する電源配線から伝送ラインを分離します。

DS90UB953A-Q1 同軸ケーブルを介した電力供給 (PoC) システム図図 7-1 同軸ケーブルを介した電力供給 (PoC) システム図

伝送ラインをレギュレータ回路の負荷から分離するために、指定された周波数帯域における PoC ネットワークのインピーダンスとして、≥ 1kΩ を推奨します。PoC ネットワークのインピーダンスが高ければ、高速チャネルにおいて良好な挿入損失および反射損失特性が得られます。周波数帯域の下限は、バック チャネルの周波数 fBC の 1/2 として定義されます。周波数帯域の上限は、フォワード高速チャネルの周波数 fFC です。ただし、シリアライザ PCB、デシリアライザ PCB、およびケーブルで構成される高速チャネル全体で満たす必要のある主な基準は、システムが最大電流負荷および極端な温度条件(2) にあるときに、システム全体での合計チャネル要件(1) に定義されている挿入損失および反射損失の制限値です。

  1. 各 FPD-Link デバイスに定義されている、必要なチャネル仕様の詳細については、TI にお問い合わせください。
  2. PoC ネットワークおよび PCB 上の高速トレースに沿ったすべての部品が、PCB の損失バジェットに寄与します。高速チャネル全体で個々の PCB およびケーブル部品に対して損失バジェットを割り当てることを推奨しますが、「チャネル仕様」でチャネル合計に定義されている損失制限を満たす必要があります。

DS90UB953A-Q1 および DS90UB954-Q1 または DS90UB960-Q1 のペアによる「4G」FPD-Link III 用に設計された PoC ネットワークの例を 図 7-2 に示します。この回路は、双方向チャネルが 50Mbps (1/2 fBCC = 25MHz)、フォワード チャネルが 4.16Gbps (fFC ≈ 2.1GHz) で動作します。その他の PoC ネットワークも可能であり、プリント基板の反射損失要件が満たされている限り、シリアライザとデシリアライザ ボードで異なる可能性もあります 。

DS90UB953A-Q1 「4G」FPD-Link III 用の代表的な PoC ネットワーク図 7-2 「4G」FPD-Link III 用の代表的な PoC ネットワーク

表 7-1 に、この特定の PoC ネットワークに不可欠なコンポーネントを示します。フェライト ビーズのインピーダンス特性は、バイアス電流に応じて変動することに注意してください。したがって、ネットワークを流れる電流を 150mA 未満に維持することを推奨します。

表 7-1 「4G」FPD-Link III PoC ネットワークの推奨部品
数 参照記号 説明 部品番号 メーカー
1 L1 インダクタ、10µH、最大 0.288Ω、最小 530mA (Isat、Itemp)
SRF 最小値 30MHz、3mm × 3mm、汎用		 LQH3NPN100MJR Murata (村田製作所)
インダクタ、10µH、最大 0.288Ω、最小 530mA (Isat、Itemp)
SRF 最小値 30MHz、3mm × 3mm、AEC-Q200		 LQH3NPZ100MJR Murata (村田製作所)
インダクタ、10µH、最大 0.360Ω、最小 450mA (Isat、Itemp)
SRF 最小値 30MHz、3.2mm × 2.5mm、AEC-Q200		 NLCV32T-100K-EFD TDK
インダクタ、10µH、標準値 0.400Ω、最小 550mA (Isat、Itemp)
SRF 標準値 39MHz、3mm × 3mm、AEC-Q200		 TYS3010100M-10 Laird
インダクタ、10µH、最大 0.325Ω、最小 725mA (Isat、Itemp)
SRF 標準値 41MHz、3mm × 3mm、AEC-Q200		 TYS3015100M-10 Laird
3 FB1-FB3 フェライト ビーズ、1GHz で 1.5kΩ、85°C での DC 500mA で最大 0.5Ω、
0603 SMD、汎用		 BLM18HE152SN1 Murata (村田製作所)
フェライト ビーズ、1GHz で 1.5kΩ、85°C での DC 500mA で最大 0.5Ω、
0603 SMD、AEC-Q200		 BLM18HE152SZ1 Murata (村田製作所)

PoC ネットワーク コンポーネントの選定に加えて、配置とレイアウトも重要な役割を果たします。

  • 最小の部品 (通常はフェライト ビーズまたはチップ インダクタ) は、コネクタのできるだけ近くに配置します。スタブを避けるため、高速パターンは、いずれかのパッドを通して配線します。
  • メーカーの設計ルールで許容されている最小の部品パッドを使用してください。インピーダンスの低下を最小限に抑えるため、コンポーネント パッドの下の内層にアンチ パッドを追加します。
  • 最適化されたコネクタ フットプリントについては、コネクタ メーカーにお問い合わせください。コネクタが IC と同じ側 (表面) に取り付けられている場合、裏面に高速信号トレースを配線することで、スルーホール コネクタ スタブの影響を最小限に抑えます。
  • デバイスのピンから AC カップリング コンデンサまで、カップリングされた 100Ω 差動信号トレースを使用します。AC カップリング コンデンサとコネクタの間には、 50 Ω のシングルエンド トレースを使用します。
  • 標準の 49.9 Ω 抵抗を使用して、コネクタの近くで反転信号トレースを終端します。

表 7-2 に、シリアライザまたはデシリアライザ ボードのシングルエンド PCB トレース (マイクロストリップまたはストリップライン) の推奨特性を示します 。推奨される制限に適合しているかどうかトレースをテストするときは、PoC ネットワークの影響を考慮する必要があります。

表 7-2 PoC ネットワークに接続されたシングルエンド PCB トレースの推奨特性
パラメータ最小値代表値最大値単位
Ltraceデバイスのピンからコネクタ ピンまでのシングルエンド PCB トレースの長さ5cm
Ztraceシングルエンド PCB トレース特性インピーダンス455055Ω
Zconコネクタ (実装済み) の特性インピーダンス405060Ω

センサの過渡電流、ケーブルの DC 抵抗、PoC 部品に起因するシリアライザ側の VPOC 変動も最小限に抑える必要があります。VPOC 電圧を高くし、上乗せのデカップリング容量 (> 10µF) を追加すると、VPOC 変動の振幅とスルーレートを低減するのに役立ちます。