JAJSHA5B May 2019 – January 2021 DS90UH941AS-Q1
PRODUCTION DATA
BIST モードは、ピン (BISTEN) または BIST 構成レジスタによってデシリアライザで起動されます。このテストでは、外部ピクセル・クロックと内部発振器クロック (OSC) のどちらかの周波数を選択できます。外部ピクセル・クロックを使わない場合、BISTC ピンまたは BIST 構成レジスタを使用してデシリアライザの内部 OSC 周波数を選択できます。
デシリアライザで BIST が開始されると、BIST イネーブル信号がバック・チャネル経由でシリアライザに送信されます。シリアライザは、テスト・パターンを出力してリンクを高速に駆動します。デシリアライザは、テスト・パターンを検出し、そのエラーを監視します。デシリアライザの PASS 出力ピンは、1 つ以上のエラーを含む各受信フレームにフラグを立てるためにトグルします。シリアライザは、各バック・チャネル・フレームの CRC フィールドによって示されたエラーも追跡します。
BIST ステータスは、デシリアライザの PASS ピンでリアルタイムに監視できます (エラーが検出されるたびに 1/2 ピクセル・クロック周期で Low に切り替わります)。BIST の実行が終了した後、最後のテスト結果は、リセット (新規の BIST テストまたはパワーダウン) されるまで PASS 出力に保持されます。PASS の High は、エラーが検出されなかったことを示します。PASS の Low は、1 つ以上のエラーが検出されたことを示します。テスト期間は、デシリアライザの BISTEN ピンに印加されるパルス幅によって制御されます。BIST の継続期間全体にわたってロックは有効です。
BIST モードのフロー図については、図 8-10 を参照してください。
ステップ 1:シリアライザは FPD-Link III デシリアライザと対をなします。BIST モードは、BISTEN ピンによって、またはデシリアライザのレジスタ 0x24[0] またはシリアライザのレジスタ 0x14[0] によって開始されます。BIST が開始するとすぐに、BIST シーケンスの一部では、シリアライザでローカルにビット 0x04[5] をトグルする (0x04[5] = 1 に設定した後 0x04[5] = 0 に設定する) 必要があります。目的のクロック源は、デシリアライザの BISTC ピンによって、またはデシリアライザのレジスタによって選択されます。
ステップ 2:オール・ゼロ・パターンがバランス化、スクランブル化、ランダム化され、FPD-Link III インターフェイス経由でデシリアライザに送信されます。シリアライザとデシリアライザが BIST モードにあるときに、デシリアライザがロックすると、デシリアライザの PASS ピンが High を出力し、BIST がデータ・ストリームのチェックを開始します。ペイロード (1~35) にエラーが検出された場合、クロック周期の 1/2 の間、PASS ピンが Low に切り替わります。BIST テスト中、PASS 出力を監視およびカウントすることでペイロード誤り率を求めることができます。
ステップ 3:BIST モードを停止するには、デシリアライザの BISTEN を Low に設定します。デシリアライザがデータのチェックを停止します。最終的なテスト結果は PASS ピンに保持されます。テストでエラーが検出されなかった場合、PASS 出力は High を維持します。1 つ以上のエラーが検出された場合、PASS 出力は定常的に Low を出力します。PASS 出力ステートは、新しい BIST を実行するか、デバイスをリセットまたはパワーダウンするまで保持されます。BIST の期間は、BISTEN 信号の期間によってユーザー制御されます。
ステップ 4:デシリアライザの BISTEN ピンを Low にすると、リンクは通常動作に戻ります。図 8-11 に、2 つのケースについて、標準的な BIST テストの波形図を示します。ケース 1 にエラーはなく、ケース 2 には複数のエラーがあります。リンクが堅牢 (差動データ転送など) であるため、ほとんどの場合、エラーを発生させるのは困難です。エラーを故意に発生させるには、ケーブルを大幅に延長し、相互接続メディアに障害を引き起こす等の工夫が必要でしょう。