シリアライザのロックが確立された後、入力 DIN0～DIN23 を使ってシリアライザにデータが入力されます。データは、TCLK 入力にクロック同期してシリアライザに入力されます。データをストローブするために使われる TCLK のエッジは、TRFB ピンで選択できます。TRFB を High にすると、クロッキング データの立ち上がりエッジが選択され、Low にすると、立ち下がりエッジが選択されます。シリアライザ出力 (DOUT±) はポイント ツー ポイント接続の駆動を目的としています。

CLK1、CLK0、DCA、DCB は、1 つの LVDS シリアル データ ストリームと一緒に送信される 4 つのオーバーヘッド ビットです (図 7-9)。CLK1 ビットは常に High であり、CLK0 ビットは常に Low です。CLK1 および CLK0 ビットは、シリアル ストリームの埋め込みクロック ビットとして機能します。DCB は DC バランス制御ビットとして機能し、送信側でのデータの事前コーディングは不要です。この DC バランス ビットは、信号ラインの短期および長期 DC バイアスを最小化するために使用されます。このビットは、データを変更しないで、またはデータを反転して、選択的に送信することで機能します。DCA ビットは、埋め込みデータ ストリームのデータの整合性を検証するために使用されます。DCA と DCB の両方のコーディング方式は統合されており、シリアライザとデシリアライザの中で自動的に実行されます。

本チップセットは 5MHz ～ 43MHz のクロック周波数範囲をサポートしています。クロック サイクルごとに、24 のデータビットと 4 つの追加オーバーヘッド制御ビットが送信されます。そのため、ライン レートは最大 1.20Gbps (最小 140Mbps) に達します。リンクは 86% (24/28) と非常に高効率です。25 (24 データ + 1 クロック) の信号とそれに関連するグランド信号は、1 つの LVDS ペアのみにまとめられ、25 対 1 を上回る圧縮率が実現されます。

シリアル データ ストリーム内のデータ / 埋め込みクロックおよび制御ビット (24 + 4 ビット) は TCLK 周波数の 28 倍の周波数でシリアライザ データ出力 (DOUT±) から送信されます。たとえば、TCLK が 43MHz の場合、シリアル レートは 43 × 28 = 1.20 ギガビット/秒となります。入力データから供給されるのは 24 ビットのみであるため、シリアル「ペイロード」レートは TCLK 周波数の 24 倍です。たとえば、TCLK = 43MHz の場合、ペイロード データ レートは 43 × 24 = 1.03Gbps となります。TCLK はデータ源から供給され、5MHz～43MHz (公称値) の範囲内である必要があります。シリアライザ出力 (DOUT±) はポイント ツー ポイント接続を駆動できます (図 7-8 を参照)。イネーブル ピン (DEN) を High かつ TPWDNB を High にすると、出力はデータを送信します。DEN ピンを Low に駆動すると、出力がトライステート状態になります。

デシリアライザ チャネルがシリアライザからの入力にロックすると、デシリアライザは LOCK ピンを High に駆動し、有効なデータと復元クロックを同期的に出力に提供します。デシリアライザは埋め込みクロックにロックし、それを使用して複数の内部データストローブを生成した後、復元クロックで RCLK ピンを駆動します。復元クロック (RCLK 出力ピン) は ROUT[23:0] ピンのデータと同期しています。LOCK が High の間、ROUT[23:0] のデータは有効です。それ以外の場合、ROUT[23:0] は無効です。RCLK のエッジの極性は RRFB 入力によって制御されます。ROUT[23:0]、LOCK、RCLK 出力はそれぞれ 43MHz クロックで最大 4pF の負荷を駆動します。REN は、デシリアライザの ROUTn と RCLK ピンのトライステート状態を制御します。