JAJSAK8P September   2006  – August 2024 DS90UR124-Q1 , DS90UR241-Q1

PRODUCTION DATA  

  1.   1
  2. 1特長
  3. 2アプリケーション
  4. 3概要
  5. 4ピン構成および機能
  6. 5仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 シリアライザの TCLK の入力タイミング要件
    7. 5.7 シリアライザのスイッチング特性
    8. 5.8 デシリアライザのスイッチング特性
    9. 5.9 代表的特性
  7. 6詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1  初期化およびロック機能
      2. 6.3.2  データ転送
      3. 6.3.3  再同期
      4. 6.3.4  パワーダウン
      5. 6.3.5  トライステート
      6. 6.3.6  プリエンファシス
      7. 6.3.7  AC 結合および終端
        1. 6.3.7.1 レシーバ終端オプション 1
        2. 6.3.7.2 レシーバ終端オプション 2
        3. 6.3.7.3 レシーバ終端オプション 3
      8. 6.3.8  信号品質向上機能
      9. 6.3.9  @SPEED-BIST テスト機能
      10. 6.3.10 DS90C241、DS90C124 との下位互換モード
    4. 6.4 デバイスの機能モード
  8.   アプリケーションと実装
    1. 7.1 アプリケーション情報
      1. 7.1.1 DS90UR241 と DS90UR124 の使い方
      2. 7.1.2 ディスプレイ アプリケーション
      3. 7.1.3 代表的なアプリケーションの接続
    2. 7.2 代表的なアプリケーション
      1. 7.2.1 DS90UR241-Q1 の代表的なアプリケーションの接続
        1. 7.2.1.1 設計要件
        2. 7.2.1.2 詳細な設計手順
          1. 7.2.1.2.1 電源に関する考慮事項
          2. 7.2.1.2.2 ノイズ マージン
          3. 7.2.1.2.3 伝送媒体
          4. 7.2.1.2.4 46
          5. 7.2.1.2.5 ライブ リンク挿入
        3. 7.2.1.3 アプリケーション曲線
      2. 7.2.2 DS90UR124 の代表的なアプリケーションの接続
        1. 7.2.2.1 設計要件
        2. 7.2.2.2 詳細な設計手順
        3. 7.2.2.3 アプリケーション曲線
    3. 7.3 電源に関する推奨事項
    4. 7.4 レイアウト
      1. 7.4.1 レイアウトのガイドライン
        1. 7.4.1.1 プリント基板レイアウトと電源系の注意事項
        2. 7.4.1.2 LVDS 相互接続のガイドライン
      2. 7.4.2 レイアウト例
  9. 7デバイスおよびドキュメントのサポート
    1. 7.1 デバイス サポート
    2. 7.2 ドキュメントのサポート
      1. 7.2.1 関連資料
    3. 7.3 ドキュメントの更新通知を受け取る方法
    4. 7.4 サポート・リソース
    5. 7.5 商標
    6. 7.6 静電気放電に関する注意事項
    7. 7.7 用語集
  10. 8改訂履歴
  11.   メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

5.8 デシリアライザのスイッチング特性

推奨動作電源電圧および温度範囲内 (特に規定のない限り)
パラメータテスト条件ピン / 周波数最小値標準値最大値単位
tRCPReceiver out Clock PeriodtRCP = tTCP、
PTOSEL = H		RCLK
図 5-15		23.25T200ns
tRDCRCLK Duty CyclePTOSEL = H、
SLEW = L		45%50%55%
tCLHLVCMOS Low-to-High Transition TimeCL = 4pF
(集中負荷)、
SLEW = H		ROUT [0:23]、
RCLK、LOCK		1.52.5ns
tCHLLVCMOS High-to-Low Transition Time1.52.5ns
tCLHLVCMOS Low-to-High Transition TimeCL = 4pF
(集中負荷)、
SLEW = L		ROUT [0:23]、
RCLK、LOCK		2.03.5ns
tCHLLVCMOS High-to-Low Transition Time2.03.5ns
tROSROUT (0:7) Setup Data to RCLK (グループ 1)PTOSEL = L、
SLEW = H、
図 5-16		ROUT[0:7](0.35) × tRCP(0.5 × tRCP) - 3 UIns
tROHROUT (0:7) Hold Data to RCLK (グループ 1)(0.35) × tRCP(0.5 × tRCP) - 3 UIns
tROSROUT (8:15) Setup Data to RCLK (グループ 2)PTOSEL = L、
SLEW = H、
図 5-16		ROUT [8:15]、LOCK(0.35) × tRCP(0.5 × tRCP) - 3 UIns
tROHROUT (8:15) Hold Data to RCLK (グループ 2)(0.35) × tRCP(0.5 × tRCP) - 3 UIns
tROSROUT (16:23) Setup Data to RCLK (グループ 3)ROUT [16:23](0.35) × tRCP(0.5 × tRCP) - 3 UIns
tROHROUT (16:23) Setup Data to RCLK (グループ 3)(0.35) × tRCP(0.5 × tRCP) - 3 UIns
tROSROUT (0:7) Setup Data to RCLK (グループ 1)PTOSEL = H、
SLEW = H、
図 5-15		ROUT[0:7](0.35) × tRCP(0.5 × tRCP) - 2 UIns
tROHROUT (0:7) Hold Data to RCLK (グループ 1)(0.35) × tRCP(0.5 × tRCP) + 2 UIns
tROSROUT (8:15) Setup Data to RCLK (グループ 2)ROUT [8:15]、LOCK(0.35) × tRCP(0.5 × tRCP) + -1 UIns
tROHROUT (8:15) Hold Data to RCLK (グループ 2)(0.35) × tRCP(0.5 × tRCP) + +1 UIns
tROSROUT (16:23) Setup Data to RCLK (グループ 3)ROUT [16:23](0.35) × tRCP(0.5 × tRCP) + +1 UIns
tROHROUT (16:23) Setup Data to RCLK (グループ 3)(0.35) × tRCP(0.5 × tRCP) + -1 UIns
tHZRHIGH to Tri-state DelayPTOSEL = H、
図 5-14		ROUT [0:23]、
RCLK、LOCK		310ns
tLZRLOW to Tri-state Delay310ns
tZHRTri-state to HIGH Delay310ns
tZLRTri-state to LOW Delay310ns
tDDDeserializer DelayPTOSEL = H、
図 5-12		RCLK[5 + (5/56)] T + 3.7[5 + (5/56)] T + 8ns
tDSRDeserializer PLL Lock Time from Powerdown図 5-14 を参照5 MHz128k*Tms
43 MHz128k*T
RxIN_TOL-LReceiver INput TOLerance Left図 5-17
を参照		5MHz～43MHz0.25UI
RxIN_TOL-RReceiver INput TOLerance Right図 5-17
を参照		5MHz～43MHz0.25UI
DS90UR124-Q1 DS90UR241-Q1 シリアライザ入力チェッカーボード パターン図 5-1 シリアライザ入力チェッカーボード パターン
DS90UR124-Q1 DS90UR241-Q1 デシリアライザ出力チェッカーボード パターン図 5-2 デシリアライザ出力チェッカーボード パターン
DS90UR124-Q1 DS90UR241-Q1 シリアライザの LVDS 出力負荷および遷移時間図 5-3 シリアライザの LVDS 出力負荷および遷移時間
DS90UR124-Q1 DS90UR241-Q1 シリアライザの入力クロック遷移時間図 5-4 シリアライザの入力クロック遷移時間
DS90UR124-Q1 DS90UR241-Q1 シリアライザのセットアップおよびホールド時間図 5-5 シリアライザのセットアップおよびホールド時間
DS90UR124-Q1 DS90UR241-Q1 シリアライザのトライステート テスト回路および遅延図 5-6 シリアライザのトライステート テスト回路および遅延
DS90UR124-Q1 DS90UR241-Q1 シリアライザの PLL ロック時間、TPWDNB トライステート遅延図 5-7 シリアライザの PLL ロック時間、TPWDNB トライステート遅延
DS90UR124-Q1 DS90UR241-Q1 シリアライザの遅延図 5-8 シリアライザの遅延
DS90UR124-Q1 DS90UR241-Q1 トランスミッタの出力アイ開口 (TxOUT_E_O)図 5-9 トランスミッタの出力アイ開口 (TxOUT_E_O)
DS90UR124-Q1 DS90UR241-Q1 シリアライザの VOD 図
VOD = (DOUT+) - (DOUT−)
差動出力信号は、データ転送モードのデバイスの (DOUT+) - (DOUT−) として示されます。
図 5-10 シリアライザの VOD 図
DS90UR124-Q1 DS90UR241-Q1 シリアライザの LVCMOS 出力負荷および遷移時間図 5-11 シリアライザの LVCMOS 出力負荷および遷移時間
DS90UR124-Q1 DS90UR241-Q1 デシリアライザの遅延図 5-12 デシリアライザの遅延
DS90UR124-Q1 DS90UR241-Q1 デシリアライザのトライステート テスト回路およびタイミング図 5-13 デシリアライザのトライステート テスト回路およびタイミング
DS90UR124-Q1 DS90UR241-Q1 デシリアライザの PLL ロック時間と RPWDNB トライステート遅延図 5-14 デシリアライザの PLL ロック時間と RPWDNB トライステート遅延
DS90UR124-Q1 DS90UR241-Q1 デシリアライザのセットアップおよびホールド時間と PTO (PTOSEL = H)図 5-15 デシリアライザのセットアップおよびホールド時間と PTO (PTOSEL = H)
DS90UR124-Q1 DS90UR241-Q1 デシリアライザのセットアップおよびホールド時間と PTO 拡張 (PTOSEL = L)
グループ 1 は、「2UI 前、1UI 後、1UI 前、2UI 後」のシーケンスによって内部的にラッチされます。
グループ 2 は、「1UI 後、1UI 前、2UI 後、2UI 前」のシーケンスによって内部的にラッチされます。
グループ 3 は、「1UI 前、2UI 後、2UI 前、1UI 後」のシーケンスによって内部的にラッチされます。
図 5-16 デシリアライザのセットアップおよびホールド時間と PTO 拡張 (PTOSEL = L)
DS90UR124-Q1 DS90UR241-Q1 レシーバ入力の許容誤差 (RxIN_TOL) とサンプリング ウィンドウ
RxIN_TOL_L は、図の左側の理想的な (理想値を基準とした) ノイズ マージンです。
RxIN_TOL_R は、図の右側の理想的な (理想値を基準とした) ノイズ マージンです。
図 5-17 レシーバ入力の許容誤差 (RxIN_TOL) とサンプリング ウィンドウ