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  • LM5025A アクティブ・クランプ電圧モードPWMコントローラ

    • JAJSA81F December   2004  – August 2016 LM5025A

      PRODUCTION DATA.  

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  • LM5025A アクティブ・クランプ電圧モードPWMコントローラ
  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
  4. 4 改訂履歴
  5. 5 Pin Configuration and Functions
  6. 6 Specifications
    1. 6.1 Absolute Maximum Ratings
    2. 6.2 ESD Ratings
    3. 6.3 Recommended Operating Conditions
    4. 6.4 Thermal Information
    5. 6.5 Electrical Characteristics
    6. 6.6 Typical Characteristics
  7. 7 Detailed Description
    1. 7.1 Overview
    2. 7.2 Functional Block Diagram
    3. 7.3 Feature Description
      1. 7.3.1  High-Voltage Start-Up Regulator
      2. 7.3.2  Line Undervoltage Detector
      3. 7.3.3  PWM Outputs
      4. 7.3.4  Compound Gate Drivers
      5. 7.3.5  PWM Comparator
      6. 7.3.6  Volt Second Clamp
      7. 7.3.7  Current Limit
      8. 7.3.8  Oscillator and Sync Capability
      9. 7.3.9  Feed-Forward Ramp
      10. 7.3.10 Soft Start
    4. 7.4 Device Functional Modes
  8. 8 Application and Implementation
    1. 8.1 Application Information
    2. 8.2 Typical Application
      1. 8.2.1 Design Requirements
      2. 8.2.2 Detailed Design Procedure
        1. 8.2.2.1 Oscillator
        2. 8.2.2.2 Soft-Start Ramp Time and Hiccup Interval
        3. 8.2.2.3 Feedforward Ramp and Maximum On-Time Clamp
        4. 8.2.2.4 Dead Times
      3. 8.2.3 Application Curves
    3. 8.3 System Example
  9. 9 Power Supply Recommendations
  10. 10Layout
    1. 10.1 Layout Guidelines
    2. 10.2 Layout Example
    3. 10.3 Thermal Protection
  11. 11デバイスおよびドキュメントのサポート
    1. 11.1 ドキュメントのサポート
      1. 11.1.1 関連資料
    2. 11.2 ドキュメントの更新通知を受け取る方法
    3. 11.3 コミュニティ・リソース
    4. 11.4 商標
    5. 11.5 静電気放電に関する注意事項
    6. 11.6 Glossary
  12. 12メカニカル、パッケージ、および注文情報
  13. 重要なお知らせ

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
  • PW|16
    • MPDS361A
  • NHQ|16
    • MPDS425
サーマルパッド・メカニカル・データ
発注情報
  • jajsa81f_oa
  • jajsa81f_pm
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DATA SHEET

LM5025A アクティブ・クランプ電圧モードPWMコントローラ

このリソースの元の言語は英語です。 翻訳は概要を便宜的に提供するもので、自動化ツール (機械翻訳) を使用していることがあり、TI では翻訳の正確性および妥当性につきましては一切保証いたしません。 実際の設計などの前には、ti.com で必ず最新の英語版をご参照くださいますようお願いいたします。

1 特長

  • スタートアップ用バイアス・レギュレータを内蔵
  • 3Aの複合型メイン・ゲート・ドライバ
  • プログラマブルなライン低電圧誤動作防止(UVLO)、ヒステリシスを調整可能
  • 電圧モード制御、フィードフォワード付き
  • 可変のデュアル・モード過電流保護
  • メイン出力とアクティブ・クランプ出力との間でオーバーラップまたはデッドタイムをプログラム可能
  • ボルト秒クランプ
  • プログラム可能なソフト・スタート
  • リーディング・エッジ・ブランキング
  • 単一の抵抗でプログラマブルな発振器
  • 発振器のアップ/ダウン同期機能
  • 高精度の5V基準電圧
  • サーマル・シャットダウン
  • パッケージ:
    • 16ピンTSSOP
    • 放熱特性の優れた16ピン WSON
      (5mm×5mm)

2 アプリケーション

  • サーバー電源
  • 48Vテレコム電源
  • 42V車載用途
  • 高効率のDC/DC電源

3 概要

LM5025Aは、LM5025アクティブ・クランプPWMコントローラの機能バリアントです。LM5025Aの機能的な相違点は、CS1およびCS2電流制限スレッショルドが0.5Vに引き上げられ、内部のCS2フィルタ放電デバイスがディセーブルされて、毎クロック・サイクル動作せず、ラインのUVLOピンがスレッショルド未満のときは内部のVCCおよびVREFレギュレータが引き続き動作することです。

LM5025A PWMコントローラには、アクティブ・クランプ/リセット技法を使用して電力コンバータを実装するために必要なすべての機能が含まれています。アクティブ・クランプ技法により、従来のキャッチ巻線やRDCクランプ/リセット技法と比べて、より高い効率と大きな電力密度を実現できます。制御出力として、メイン電源スイッチ制御(OUT_A)とアクティブ・クランプ・スイッチ制御(OUT_B)の2つが搭載されています。2つの内蔵複合型ゲート・ドライバはMOSデバイスとバイポーラ・デバイスを並列に接続しており、優れたゲート駆動特性が得られます。このコントローラは、発振器の周波数範囲が最大1MHz、PWMおよび電流センスの合計伝搬遅延が100ns未満の高速動作用に設計されています。LM5025Aには、高電圧のスタートアップ・レギュレータが内蔵されており、13V～90Vの広い範囲の入力電圧で動作します。追加機能として、低電圧誤動作防止(UVLO)、ソフトスタート、発振器のアップ/ダウン同期機能、高精度の基準電圧、サーマル・シャットダウン機能があります。

製品情報(1)

型番 パッケージ 本体サイズ(公称)
LM5025A TSSOP (16) 5.00mm×4.40mm
WSON (16) 5.00mm×5.00mm
  1. 利用可能なすべてのパッケージについては、このデータシートの末尾にある注文情報を参照してください。

アクティブ・クランプ・フォワード電力コンバータの概略回路図

LM5025A 20107401.gif

4 改訂履歴

Changes from E Revision (March 2013) to F Revision

  • Added 「ESD定格」表、「機能説明」セクション、「デバイスの機能モード」セクション、「アプリケーションと実装」セクション、「電源に関する推奨事項」セクション、「レイアウト」セクション、「デバイスおよびドキュメントのサポート」セクション、「メカニカル、パッケージ、および注文情報」セクションGo
  • Changed Thermal Information table Go
  • Deleted the THERMAL RESISTANCE row from Electrical Characteristics Go

Changes from D Revision (March 2013) to E Revision

  • Changed layout of National Semiconductor Data Sheet to TI formatGo

5 Pin Configuration and Functions

PW or NHQ Packages
16-Pin TSSOP or WSON
Top View

Pin Functions

PIN I/O DESCRIPTION APPLICATION INFORMATION
NO. NAME
1 VIN I Source input voltage Input to start-up regulator. Input range 13 V to 90 V, with transient capability to 105 V.
2 RAMP I Modulator ramp signal An external RC circuit from Vin sets the ramp slope. This pin is discharged at the conclusion of every cycle by an internal FET, initiated by either the internal clock or the V × Sec Clamp comparator.
3 CS1 I Current sense input for cycle-by-cycle limiting If CS1 exceeds 0.5 V the outputs goes into Cycle-by-Cycle current limit. CS1 is held low for 50 ns after OUT_A switches high providing leading edge blanking.
4 CS2 I Current sense input for soft restart If CS2 exceeds 0.5 V, the outputs will be disabled and a soft start commenced. The soft-start capacitor will be fully discharged and then released with a pullup current of 1 µA. After the first output pulse (when SS =1 V), the SS charge current will revert back to 20 µA.
5 TIME I Output overlap and dead-time control An external resistor (RSET) sets either the overlap time or dead time for the active clamp output. An RSET resistor connected between TIME and GND produces in-phase OUT_A and OUT_B pulses with overlap. An RSET resistor connected between TIME and REF produces out-of-phase OUT_A and OUT_B pulses with dead time.
6 REF O Precision 5-V reference output Maximum output current: 10-mA locally decouple with a 0.1-µF capacitor. Reference stays low until the VCC UV comparator is satisfied.
7 VCC P Output from the internal high voltage start-up regulator. The VCC voltage is regulated to 7.6 V. If an auxiliary winding raises the voltage on this pin above the regulation setpoint, the internal start-up regulator shuts down, reducing the IC power dissipation.
8 OUT_A O Main output driver Output of the main switch PWM output gate driver. Output capability of 3-A peak sink current.
9 OUT_B O Active Clamp output driver Output of the Active Clamp switch gate driver. Capable of 1.25-A peak sink current..
10 PGND G Power ground Connect directly to analog ground.
11 AGND G Analog ground Connect directly to power ground. For the WSON package option, the exposed pad is electrically connected to AGND.
12 SS I Soft-start control An external capacitor and an internal 20-µA current source set the soft-start ramp. The SS current source is reduced to 1 µA initially following a CS2 overcurrent event or an overtemperature event.
13 COMP I Input to the Pulse Width Modulator An internal 5-kΩ resistor pullup is provided on this pin. The external opto-coupler sinks current from COMP to control the PWM duty cycle.
14 RT I Oscillator timing resistor pin An external resistor connected from RT to ground sets the internal oscillator frequency.
15 SYNC I Oscillator UP and DOWN synchronization input The internal oscillator can be synchronized to an external clock with a frequency 20% lower than the internal oscillator’s free running frequency. There is no constraint on the maximum sync frequency.
16 UVLO I Line undervoltage shutdown An external voltage divider from the power source sets the shutdown comparator levels. The comparator threshold is 2.5 V. Hysteresis is set by an internal current source (20 µA) that is switched ON or OFF as the UVLO pin potential crosses the 2.5-V threshold.
— EP G Exposed pad, underside of the WSON package option Internally bonded to the die substrate. Connect to GND potential for low thermal impedance.

 
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