JAJSNE2A October   2022  – November 2025 LM51231-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 代表的特性
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1  デバイスの有効化と無効化 (EN、VH ピン)
      2. 6.3.2  高電圧 VCC レギュレータ (BIAS、VCC ピン)
      3. 6.3.3  軽負荷スイッチング モードの選択 (MODE ピン)
      4. 6.3.4  VOUT 範囲の選択 (RANGE ピン)
      5. 6.3.5  ライン低電圧誤動作防止 (UVLO ピン)
      6. 6.3.6  VCC ホールド (VH ピン) による高速再起動
      7. 6.3.7  可変出力レギュレーションのターゲット (VOUT、TRK、VREF ピン)
      8. 6.3.8  過電圧保護 (VOUT ピン)
      9. 6.3.9  パワー グッド インジケータ (PGOOD ピン)
      10. 6.3.10 動的にプログラム可能なスイッチング周波数 (RT)
      11. 6.3.11 外部クロック同期 (SYNC ピン)
      12. 6.3.12 プログラム可能な拡散スペクトラム (DITHER ピン)
      13. 6.3.13 プログラム可能なソフト スタート (SS ピン)
      14. 6.3.14 広帯域幅の相互コンダクタンス エラー アンプと PWM (TRK、COMP ピン)
      15. 6.3.15 電流検出とスロープ補償 (CSP、CSN ピン)
      16. 6.3.16 定ピーク電流制限 (CSP、CSN ピン)
      17. 6.3.17 最大デューティ サイクルと最小の制御可能なオン時間の制限
      18. 6.3.18 MOSFET ドライバ、内蔵ブート ダイオード、ヒカップ モードのフォルト保護 (LO、HO、HB ピン)
      19. 6.3.19 サーマル シャットダウン保護
    4. 6.4 デバイスの機能モード
      1. 6.4.1 デバイス ステータス
        1. 6.4.1.1 シャットダウンモード
        2. 6.4.1.2 構成モード
        3. 6.4.1.3 アクティブ モード
        4. 6.4.1.4 バイパス モード
          1. 6.4.1.4.1 バイパス DE モード
          2. 6.4.1.4.2 バイパス FPWM
      2. 6.4.2 軽負荷スイッチング モード
        1. 6.4.2.1 強制 PWM (FPWM) モード
        2. 6.4.2.2 ダイオード エミュレーション (DE) モード
        3. 6.4.2.3 FPWM モードでの強制ダイオード エミュレーション動作
  8. 7 アプリケーションと実装
    1. 7.1 アプリケーション情報
    2. 7.2 代表的なアプリケーション
      1. 7.2.1 設計要件
      2. 7.2.2 詳細な設計手順
      3. 7.2.3 アプリケーションのアイデア
      4. 7.2.4 アプリケーション曲線
    3. 7.3 システム例
    4. 7.4 電源に関する推奨事項
    5. 7.5 レイアウト
      1. 7.5.1 レイアウトのガイドライン
      2. 7.5.2 レイアウト例
  9. 8 デバイスおよびドキュメントのサポート
    1. 8.1 ドキュメントの更新通知を受け取る方法
    2. 8.2 サポート・リソース
    3. 8.3 商標
    4. 8.4 静電気放電に関する注意事項
    5. 8.5 用語集
  10. 9 改訂履歴
  11. 10メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

6.3.5 ライン低電圧誤動作防止 (UVLO ピン)

UVLO が UVLO スレッショルド (VUVLO) より高いとき、デバイスは構成の完了後にアクティブ モードに移行します。UVLO ヒステリシスは、UVLO ピンでの内部 25mV 電圧ヒステリシス (VUVLO-HYS) と、オンまたはオフに切り替えられる追加の 10µA 電流シンク (IUVLO-HYS) によって実現されます。UVLO ピンの電圧が VUVLO を超えると、電流シンクが無効になり、UVLO ピンの電圧が急速に上昇します。UVLO ピンの電圧が VUVLO を下回るか、デバイスの構成時間中は、電流シンクが有効になり、UVLO ピンの電圧が急速に低下します。

外部 UVLO 抵抗分割器 (RUVLOT、RUVLOB) は、VSUPPLY が目的の動作範囲内にあるとき、UVLO ピンの電圧が VUVLO より高くなるように設計する必要があります。RUVLOT および RUVLOB の値は、次のように計算できます。

式 2. RUVLOT=VSUPPLY_ON-VUVLO_RISINGVUVLO_FALLING×VSUPPLY_OFFIUVLO_HYS
式 3. RUVLOB=VUVLO_FALLING×RUVLOTVSUPPLY_OFF-VUVLO_FALLING

UVLO コンデンサ (CUVLO) は、スタートアップ時、または低入力電圧での厳しい負荷過渡時に VSUPPLY が瞬間的に VSUPPLY-OFF を下回った場合に必要です。必要な UVLO コンデンサが大きい場合、追加の直列 UVLO 抵抗 (RUVLOS) を使用し、IUVLO-HYS が無効なときに UVLO ピンの電圧を急速に上昇させることができます。

UVLO ピンを使用しない場合は、BIAS ピンに接続できます。どのような条件でも、BIAS ピンの電圧が UVLO ピンの電圧よりも低い場合は、最小 5kΩ の抵抗を経由して UVLO ピンを駆動します。