JAJSGM8E December   2018  – August 2023 LM5155 , LM51551

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 改訂履歴
  6. 5 概要 (続き)
  7. 6 デバイス比較表
  8. 7 ピン構成および機能
  9. 8 仕様
    1. 8.1 絶対最大定格
    2. 8.2 ESD 定格
    3. 8.3 推奨動作条件
    4. 8.4 熱に関する情報
    5. 8.5 電気的特性
    6. 8.6 代表的特性
  10. 9 詳細説明
    1. 9.1 概要
    2. 9.2 機能ブロック図
    3. 9.3 機能説明
      1. 9.3.1  ライン低電圧ロックアウト (UVLO/SYNC ピン)
      2. 9.3.2  高電圧 VCC レギュレータ (BIAS、VCC ピン)
      3. 9.3.3  ソフトスタート (SS ピン)
      4. 9.3.4  スイッチング周波数 (RT ピン)
      5. 9.3.5  クロック同期 (UVLO/SYNC ピン)
      6. 9.3.6  電流センスとスロープ補償 (CS ピン)
      7. 9.3.7  電流制限と最小オン時間 (CS ピン)
      8. 9.3.8  帰還およびエラー・アンプ (FB、COMP ピン)
      9. 9.3.9  パワー・グッド･インジケータ (PGOOD ピン)
      10. 9.3.10 ヒカップ・モード過負荷保護 (LM51551 のみ)
      11. 9.3.11 最大デューティ・サイクル制限と最低入力電源電圧
      12. 9.3.12 MOSFET ドライバ (GATE ピン)
      13. 9.3.13 過電圧保護 (OVP)
      14. 9.3.14 サーマル・シャットダウン (TSD)
    4. 9.4 デバイスの機能モード
      1. 9.4.1 シャットダウン・モード
      2. 9.4.2 スタンバイ・モード
      3. 9.4.3 実行モード
  11. 10アプリケーションと実装
    1. 10.1 アプリケーション情報
    2. 10.2 代表的なアプリケーション
      1. 10.2.1 設計要件
      2. 10.2.2 詳細な設計手順
        1. 10.2.2.1 WEBENCH® ツールによるカスタム設計
        2. 10.2.2.2 推奨部品
        3. 10.2.2.3 インダクタの選択 (LM)
        4. 10.2.2.4 出力コンデンサ (COUT)
        5. 10.2.2.5 入力コンデンサ
        6. 10.2.2.6 MOSFET の選択
        7. 10.2.2.7 ダイオードの選択
        8. 10.2.2.8 効率の推定
      3. 10.2.3 アプリケーション曲線
    3. 10.3 システム例
    4. 10.4 電源に関する推奨事項
    5. 10.5 レイアウト
      1. 10.5.1 レイアウトのガイドライン
      2. 10.5.2 レイアウト例
  12. 11デバイスおよびドキュメントのサポート
    1. 11.1 デバイスのサポート
      1. 11.1.1 サード・パーティ製品に関する免責事項
      2. 11.1.2 開発サポート
        1. 11.1.2.1 WEBENCH® ツールによるカスタム設計
    2. 11.2 ドキュメントのサポート
      1. 11.2.1 関連資料
    3. 11.3 ドキュメントの更新通知を受け取る方法
    4. 11.4 サポート・リソース
    5. 11.5 商標
    6. 11.6 静電気放電に関する注意事項
    7. 11.7 用語集
  13. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

9.3.5 クロック同期 (UVLO/SYNC ピン)

デバイスのスイッチング周波数は、UVLO/SYNC ピンをプルダウンすることにより、外部クロックに同期させることができます。デバイスの内部クロックは立ち下がりエッジで同期されますが、最大デューティ・サイクル制限によって決定される強制オフ時間中は、立ち下がりエッジの入力を無視します。外部同期クロックは、UVLO/SYNC ピンの電圧を 1.45V (代表値) 未満にプルダウンする必要があります。プルダウン・パルスのデューティ・サイクルは制限されませんが、最小プルダウン・パルス幅は 150ns より大きく、最小プルアップ・パルス幅は 250ns より大きくする必要があります。図 9-10 は、リモート･シャットダウン機能の実装を示しています。UVLO ピンは、ディスクリート MOSFET または MCU のオープン・ドレイン出力によってプルダウンできます。この構成では、デバイスは UVLO ピンがグランドに接続された直後にスイッチングを停止し、UVLO ピンがグランドに接続されてから 35μs (代表値) 後にシャットダウンします。

GUID-FC4A83B3-6AA0-46E2-BA50-155A05D1FB46-low.gif図 9-10 UVLO とシャットダウン

図 9-11 に、シャットダウン機能とクロック同期機能の実装をまとめて示します。この構成では、UVLO ピンがグランドに接続されると、デバイスはスイッチングを直ちに停止し、fSYNC が 35μs (代表値) を超えて High ロジック状態にとどまる場合 (UVLO が 35μs (代表値) を超えて Low ロジック状態にある場合)、デバイスはシャットダウンします。デバイスがイネーブルされた後にクロック・パルスが供給された場合、デバイスは fSYNC で動作します。

GUID-4F77AD61-003F-42DB-B966-84169BA103ED-low.gif図 9-11 UVLO、シャットダウン、クロック同期

図 9-13 および 図 9-14 に、スタンバイ機能とクロック同期機能の実装をまとめて示します。この構成では、デバイスは fSYNC が High ロジック状態にとどまる場合、スイッチングを直ちに停止し、fSYNC が 2 スイッチング・サイクルより長い間 High ロジック状態にとどまる場合、スタンバイ・モードになります。クロック・パルスが供給されている場合、デバイスは fSYNC で動作します。UVLO ピンの電圧がイネーブル・スレッショルドより 1.5μs を超えて高いとき、デバイスがイネーブルされる可能性があるため、デバイスがイネーブルになる前に最初から外部クロック同期パルスが供給されている場合は、図 9-13 および 図 9-14 の構成を推奨します。この 1.5 μs の要件は、同期パルスのデューティ・サイクルが 50% を超える場合、緩和できます。図 9-12 に、同期パルスによる起動に必要な最小デューティ・サイクルを示します。スイッチング周波数が 1.1MHz を超える場合、外部同期パルスを印加する前に、UVLO ピンの電圧が 1.5μs より長い間、イネーブル・スレッショルドを超えている必要があります。

GUID-B5621BBD-E19C-47E3-BA06-E24234EBF519-low.gif図 9-12 SYNC で起動するのに必要なデューティ・サイクル
GUID-DBB782BA-3054-41EF-908A-5AA13C4A7F05-low.gif図 9-13 UVLO、スタンバイ、クロック同期 (a)
GUID-E4FEF785-5EE9-403C-8DF3-54E65772C732-low.gif図 9-14 UVLO、スタンバイ、クロック同期 (b)

UVLO 機能が不要な場合、MCU のプッシュプル出力の 1 つを使用して、シャットダウン機能とクロック同期機能を一緒に実装できます。この構成では、fSYNC が 35μs (代表値) を超えて Low ロジック状態にとどまる場合、デバイスはシャットダウンします。fSYNC が 1.5μs を超えて High ロジック状態にとどまる場合、デバイスはイネーブルになります。デバイスがイネーブルになった後にクロック・パルスが供給された場合、デバイスは fSYNC で動作します。また、この構成では、BIAS が供給された後に外部クロック・パルスを印加することを推奨します。電流制限抵抗を使用して UVLO ピンに流れる電流を 1mA 未満に制限することにより、BIAS が供給される前に外部クロック・パルスを供給できます (図 9-15 を参照)。

GUID-C242AD5E-62E5-4481-8CB8-D83CA6EEECE2-low.gif図 9-15 シャットダウンとクロック同期

図 9-16 に、外部回路を使用した反転イネーブルの実装を示します。

GUID-750B12B1-815D-4E37-844E-4350BA6DC26B-low.gif図 9-16 反転 UVLO

外部クロック周波数 (fSYNC) は、fRT(TYPICAL) の +25%～-30% の範囲内である必要があります。最大デューティ・サイクル制限とスロープ抵抗 (RSL) によるピーク電流制限はクロック同期の影響を受けるため、クロック同期機能を使用する場合は特に注意してください。詳細については、「セクション 9.3.6」、「セクション 9.3.7」、および「セクション 9.3.11」を参照してください。