JAJSS15C November   2023  – October 2024 LMK3H0102

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 I2C インターフェイスの仕様
  7. 6 パラメータ測定情報
    1. 6.1 出力フォーマットの構成
    2. 6.2 差動電圧測定に関する用語
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 デバイス ブロック レベルの説明
      2. 7.3.2 デバイス構成の制御
      3. 7.3.3 OTP モード
      4. 7.3.4 I2C モード
    4. 7.4 デバイスの機能モード
      1. 7.4.1 フェイルセーフ入力
      2. 7.4.2 分数出力分周器
        1. 7.4.2.1 FOD 動作
        2. 7.4.2.2 エッジ コンバイナ
        3. 7.4.2.3 デジタル ステート マシン
        4. 7.4.2.4 拡散スペクトラム クロック処理
        5. 7.4.2.5 整数境界スプリアス
      3. 7.4.3 出力動作
        1. 7.4.3.1 出力フォーマットの選択
          1. 7.4.3.1.1 出力フォーマットのタイプ
            1. 7.4.3.1.1.1 LP-HCSL の終端
        2. 7.4.3.2 出力スルーレート制御
        3. 7.4.3.3 REF_CTRL の動作
      4. 7.4.4 出力イネーブル
        1. 7.4.4.1 出力イネーブルの制御
        2. 7.4.4.2 出力イネーブルの極性
        3. 7.4.4.3 個別の出力イネーブル
        4. 7.4.4.4 出力ディスエーブルの動作
      5. 7.4.5 デバイスのデフォルト設定
    5. 7.5 プログラミング
      1. 7.5.1 I2C シリアル インターフェイス
      2. 7.5.2 ワンタイム プログラミング シーケンス
  9. 8 デバイスのレジスタ
    1. 8.1 レジスタ マップ
      1. 8.1.1  R0 レジスタ (アドレス = 0x0) [リセット = 0x0861/0x0863]
      2. 8.1.2  R1 レジスタ (アドレス = 0x1) [リセット = 0x5599]
      3. 8.1.3  R2 レジスタ (アドレス = 0x2) [リセット = 0xC28F]
      4. 8.1.4  R3 レジスタ (アドレス = 0x3) [リセット = 0x1801]
      5. 8.1.5  R4 レジスタ (アドレス = 0x4) [リセット = 0x0000]
      6. 8.1.6  R5 レジスタ (アドレス = 0x5) [リセット = 0x0000]
      7. 8.1.7  R6 レジスタ (アドレス = 0x6) [リセット = 0x2AA0]
      8. 8.1.8  R7 レジスタ (アドレス = 0x7) [リセット = 0x6503]
      9. 8.1.9  R8 レジスタ (アドレス = 0x8) [リセット = 0xC28F]
      10. 8.1.10 R9 レジスタ (アドレス = 0x9) [リセット = 0x3166]
      11. 8.1.11 R10 レジスタ (アドレス = 0xA) [リセット = 0x0010]
      12. 8.1.12 R11 レジスタ (アドレス = 0xB) [リセット = 0x0000]
      13. 8.1.13 R12 レジスタ (アドレス = 0xC) [リセット = 0x6800]
      14. 8.1.14 R146 レジスタ (アドレス = 0x92) [リセット = 0x0000]
      15. 8.1.15 R147 レジスタ (アドレス = 0x93) [リセット = 0x0000]
      16. 8.1.16 R148 レジスタ (アドレス = 0x94) [リセット = 0x0000]
      17. 8.1.17 R238 レジスタ (アドレス = 0xEE) [リセット = 0x0000]
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 アプリケーションのブロック図の例
      2. 9.2.2 設計要件
      3. 9.2.3 詳細な設計手順
      4. 9.2.4 例：出力周波数の変更
      5. 9.2.5 クロストーク
      6. 9.2.6 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
      1. 9.3.1 パワーアップ シーケンシング
      2. 9.3.2 電源入力のデカップリング
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
      2. 9.4.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報
    1. 12.1 テープおよびリール情報

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • RER|16
サーマルパッド・メカニカル・データ

1 特長

  • BAW 共振器を内蔵、外部リファレンスは不要
  • フレキシブルな周波数生成：
    • 2 チャネル分圧器：2.5MHz～400MHz の範囲で最大 3 つの異なる出力周波数
    • 最大 200MHz までの LVCMOS 出力をサポート：1.8V、2.5V、または 3.3V
    • OUT0 ピンおよび OUT1 ピン上で AC-LVDS、DC-LVDS、LP-HCSL、LVCMOS の組み合わせ
    • 追加の LVCMOS 出力により最大 5 つの LVCMOS クロックを生成可能
  • 総出力周波数安定性：±25ppm
  • 2 つの機能モード：I2C または事前にプログラムされた OTP
    • 完全に構成可能な I2C アドレス
  • 周囲温度：-40℃～85℃
  • PCIe Gen 1～Gen 6 準拠：共通クロック (SSC、SRNS、SRIS あり / なし)
  • 非常に小さい PCIe ジッタ (SSC あり)：
    • PCIe Gen 3 の共通クロックのジッタ：135.3fs 以下 (PCIe の上限は 1ps)
    • PCIe Gen 4 の共通クロックのジッタ：135.3fs 以下 (PCIe の上限は 500fs)
    • PCIe Gen 5 の共通クロックのジッタ：57.5fs 以下 (PCIe の上限は 150fs)
    • PCIe Gen 6 の共通クロックのジッタ：34.5fs 以下 (PCIe の上限は 100fs)
  • プログラム可能な SSC 変調深度
    • 事前プログラム済み：-0.1%、-0.25%、-0.3%、および -0.5% のダウン スプレッド
    • 抵抗によるプログラミングが可能：-0.1%～-3% のダウン スプレッド、または ±0.05%～±1.5% のセンター スプレッド
  • 電源電圧：1.8V～3.3V
  • LP-HCSL 出力において、500kHz のスイッチング ノイズで -93.1dBc の PSNR を提供する内蔵 LDO
  • スタートアップ時間：<1.5ms
  • 出力間スキュー：<50ps
  • フェイルセーフ デジタル入力ピン