JAJSX47 August   2025 LMKDB1202 , LMKDB1204

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 デバイスの比較
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱情報
    5. 6.5 電気的特性
    6. 6.6 SMBus のタイミング要件
    7. 6.7 SBI のタイミング要件
    8. 6.8 タイミング図
    9. 6.9 代表的特性
  8. 7 パラメータ測定情報
  9. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 機能説明
      1. 8.3.1 入力機能
        1. 8.3.1.1 デバイスの電源がオフのときの入力クロックの動作
        2. 8.3.1.2 フェイルセーフ入力
        3. 8.3.1.3 入力構成
          1. 8.3.1.3.1 クロック入力用の内部終端
          2. 8.3.1.3.2 AC 結合または DC 結合のクロック入力
      2. 8.3.2 柔軟な電源シーケンス
        1. 8.3.2.1 PWRDN# アサートおよびデアサート
        2. 8.3.2.2 OE# アサートおよびデアサート
        3. 8.3.2.3 デバイスの電源がオフのときのクロック入力および PWRGD/PWRDN# の動作
      3. 8.3.3 LOS および OE
        1. 8.3.3.1 同期 OE
        2. 8.3.3.2 OE 制御
          1. 8.3.3.2.1 OE へのマッピング
        3. 8.3.3.3 自動出力ディスエーブル
        4. 8.3.3.4 LOS 検出
      4. 8.3.4 出力機能
        1. 8.3.4.1 出力バンク
        2. 8.3.4.2 二重終端
        3. 8.3.4.3 出力スルー レートをプログラム可能
          1. 8.3.4.3.1 SMBus によるスルーレート制御
        4. 8.3.4.4 プログラマブル出力スイング
        5. 8.3.4.5 高精度出力インピーダンス
        6. 8.3.4.6 プログラマブルな出力インピーダンス
    4. 8.4 デバイスの機能モード
      1. 8.4.1 SMBus モード
      2. 8.4.2 SBI モード
      3. 8.4.3 ピン モード
  10. 9 レジスタ マップ
    1. 9.1 LMKDB12xx のレジスタ
  11. 10アプリケーションと実装
    1. 10.1 アプリケーション情報
    2. 10.2 代表的なアプリケーション
      1. 10.2.1 設計要件
      2. 10.2.2 詳細な設計手順
      3. 10.2.3 アプリケーション曲線
    3. 10.3 電源に関する推奨事項
    4. 10.4 レイアウト
      1. 10.4.1 レイアウトのガイドライン
      2. 10.4.2 レイアウト例
  12. 11デバイスおよびドキュメントのサポート
    1. 11.1 ドキュメントのサポート
      1. 11.1.1 関連資料
    2. 11.2 ドキュメントの更新通知を受け取る方法
    3. 11.3 サポート・リソース
    4. 11.4 商標
    5. 11.5 静電気放電に関する注意事項
    6. 11.6 用語集
  13. 12改訂履歴
  14. 13メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

6.5 電気的特性

自由気流での動作温度範囲内 (特に記述のない限り)
パラメータ テスト条件 最小値 標準値 最大値 単位
クロック入力の要件
VIN, cross クロック入力クロッシング ポイントの電圧 100 1400 mV
DCIN クロック入力デューティ サイクル 45 55 %
VIN 差動クロック入力振幅 (差動ピーク・ピーク電圧の半分) f0 ≤ 300MHz 200 2000 mV
300MHz < f0 ≤ 400MHz 250 2000 mV
dVIN/dt クロックの入力スルーレート 差動波形の -150mV から +150mV までを基準に測定 0.6 V/ns
クロック出力の特性 - 100MHz 85Ω PCIe
VOH,AC 出力電圧 High DB2000QL AC テスト負荷(6) 670 820 mV
VOL,AC 出力電圧 Low -100 100 mV
Vmax,AC 出力最大電圧 (オーバーシュートを含む) 670 920 mV
Vmin,AC 出力最小電圧 (アンダーシュートを含む) -100 100 mV
VOH,DC DC テスト負荷時の出力高電圧 DB2000QL DC テスト負荷(2) 225 270 mV
VOL,DC DC テスト負荷時の出力低電圧 10 150 mV
Vovs,DC DC テスト負荷時の出力オーバーシュート電圧 75 mV
Vuds,DC DC テスト負荷時の出力アンダーシュート電圧 -75 mV
Zdiff 差動出力インピーダンス VOL/VOH にて測定、VDD = 3.3V 80.75 85 89.25 Ω
VOL/VOH にて測定、VDD = 1.8V 81 85 90 Ω
Zdiff-crossing 差動出力インピーダンス - クロッシング 遷移中に測定 68 85 102 Ω
dV/dt 出力スルーレート 差動波形の -150mV から +150mV までを基準に測定します。最小スルーレート(6)(7) 1.5 2.2 V/ns
差動波形の -150mV から +150mV までを基準に測定します。低速スルーレート(6)(7) 1.8 2.6 V/ns
差動波形の -150mV から +150mV までを基準に測定します。高スルーレート (デフォルト)(6)(7) 2 2.9 V/ns
差動波形の -150mV から +150mV までを基準に測定します。最大スルーレート(6)(7) 2.4 4 V/ns
∆dV/dt 立ち上がりエッジレートと立ち下がりエッジレートの一致 DB2000QL AC テスト負荷(6) 10 %
DCD デューティ サイクルの歪み 差動波形上で測定します。入力デューティ サイクル = 50%(6) -1 1 %
Vcross,AC 絶対交差点電圧 DB2000QL AC テスト負荷(6) 250 550 mV
Vcross,DC 絶対交差点電圧 DB2000QL DC テスト負荷(2) 130 200 mV
∆Vcross,AC クロック エッジ全体における Vcross の変動 DB2000QL AC テスト負荷(6) 140 mV
∆Vcross-DC クロック エッジ全体における Vcross の変動 DB2000QL DC テスト負荷(2) 35 mV
|VRB| PCIe で定義されるリンギング バック電圧の絶対値 DB2000QL AC テスト負荷(6) 100 mV
tstable VRB が許容されるまでの時間 DB2000QL AC テスト負荷(6) 500 ps
クロック出力の特性 - 100MHz 100Ω PCIe
Vmax オーバーシュートを含む出力電圧 High PCIe AC テスト負荷(1) 670 920 mV
Vmin アンダーシュートを含む出力低電圧 PCIe AC テスト負荷(1) -100 100 mV
VOH 出力電圧 High PCIe AC テスト負荷(1) 670 820 mV
VOL 出力電圧 Low PCIe AC テスト負荷(1) -100 100 mV
Zdiff 差動出力 DC インピーダンス VDD = 3.3V 95 100 105 Ω
VDD = 1.8V 95 100 105 Ω
dV/dt 出力スルーレート 差動波形の -150mV から +150mV までを基準に測定します。最小スルーレート(1)(7) 1.5 2.2 V/ns
差動波形の -150mV から +150mV までを基準に測定します。低速スルーレート(1)(7) 1.8 2.6 V/ns
差動波形の -150mV から +150mV までを基準に測定します。高速スルーレート(1)(7) 2 2.9 V/ns
差動波形の -150mV から +150mV までを基準に測定します。最大スルーレート(1)(7) 2.4 4 V/ns
∆dV/dt 立ち上がりエッジレートと立ち下がりエッジレートの一致 PCIe AC テスト負荷(1) 10 %
DCD デューティ サイクルの歪み 差動波形上で測定します。入力デューティ サイクル = 50%(1) -1 1 %
Vcross 絶対交差点電圧 PCIe AC テスト負荷(1) 250 550 mV
∆Vcross クロック エッジ全体における Vcross の変動 PCIe AC テスト負荷(1) 140 mV
|VRB| PCIe で定義されるリンギング バック電圧の絶対値 PCIe AC テスト負荷(1) 100 mV
tstable VRB が許容されるまでの時間 PCIe AC テスト負荷(1) 500 ps
クロック出力の特性 - 非 PCIe
VOH 出力電圧 High 出力スイングを 800mV に設定。f0 = 156.25MHz または 312.5MHz 720 880 mV
VOL 出力電圧 Low -120 120 mV
VOH 出力電圧 High 出力スイングを 900mV に設定。f0 = 156.25MHz または 312.5MHz 780 980 mV
VOL 出力電圧 Low -120 120 mV
tR、tF シングルエンド波形の立上り/立下り時間 (20%～80%) 出力スイングを 800mV に設定。最速スルーレート。f0 = 156.25MHz または 312.5MHz 340 ps
出力スイングを 900mV に設定。最速スルーレート。f0 = 156.25MHz または 312.5MHz 370 ps
DCD デューティ サイクルの歪み 入力デューティ サイクル = 50% -1 1 %
周波数およびタイミング特性
f0 動作周波数 自動出力無効化機能が無効 1 400 MHz
自動出力無効化機能が有効 25 400 MHz
tstartup 起動時間 コールド スタート。VDD が有効 (最終 VDD の 90%) になってから出力クロックが安定するまでの測定値(3)。VDD が有効になる前に入力クロックが供給される。PWRGD_PWRDN# ピンを VDD に接続、f0 ≥ 100MHz 0.4 ms
コールド スタート。VDD が有効 (最終 VDD の 90%) になってから出力クロックが安定するまでの測定値(3)。VDD が有効になる前に入力クロックが供給される。PWRGD_PWRDN# ピンを VDD に接続、f0 < 100MHz 0.8 ms
tstable クロック安定時間 VDD が安定しています。PWRGD アサートから(4) 出力クロックが安定するまでの測定値、f0 ≥ 100MHz(3) 0.4 ms
VDD が安定しています。PWRGD アサートから(4) 出力クロックが安定するまでの測定値、f0 < 100MHz(3) 0.8 ms
tPD# パワーダウン デアサート時間 PWRDN# デアサートから(4) 出力クロックが安定するまでの測定値、f0 ≥ 100MHz(3) 0.15 ms
PWRDN# デアサートから(4) 出力クロックが安定するまでの測定値、f0 < 100MHz(3) 0.5 ms
tOE 出力イネーブル/ディスエーブル時間 OE アサート/デアサート(4) から出力クロックの開始/停止までの経過時間 4 10 clk
tLOS-assert LOS# アサート時間 入力クロックの喪失から LOS# アサートまでの経過時間、f0 < 100MHz 120 ns
入力クロックの喪失から LOS# アサートまでの経過時間、f0 ≥ 100MHz 120 ns
tLOS-deassert LOS# デアサート時間 入力クロックの検出から LOS# デアサートまでの経過時間、f0 < 100MHz 340 ns
入力クロック検出から LOS# デアサートまでの経過時間、f0 ≥ 100MHz 105 ns
tAOD 自動の出力ディスエーブル時間 LOS# アサートから出力無効化 (両出力が Low/Low) までの経過時間、f0 < 100MHz 0.07 ns
LOS# アサートから出力無効化 (両出力が Low/Low) までの経過時間、f0 ≥ 100MHz 0.07 ns
tAOE 自動の出力イネーブル時間 LOS# デアサートから出力クロックが安定するまでの経過時間。f0 < 100MHz(3) 115 ns
LOS# デアサートから出力クロックが安定するまでの経過時間、f0 ≥ 100MHz(3) 22 ns
tswitch 時間の切り替え 2 つの 100MHz 入力クロック間の切り替え (マルチプレクサのみ) 70 ns
スキューおよびディレイ特性
tskew 出力間スキュー 同一バンク 50 ps
バンクに関係なく 50 ps
部品間スキュー 330 ps
tPD 入出力間遅延 1 ns
ΔtPD 入出力間遅延の変動 単一デバイスにおける温度および電圧条件 1.7 ps/℃
ジッタ特性
JPCIe1-CC PCIe Gen 1 の CC ジッタ シングル クロック入力。入力スルーレート ≥ 3.5V/ns。差動入力スイング ≥ 1600mV 442.5 fs
JPCIe2-CC PCIe Gen 2 の CC ジッタ 39 fs
JPCIe3-CC PCIe Gen 3 の CC ジッタ 12.3 fs
JPCIe4-CC PCIe Gen 4 の CC ジッタ 12.3 fs
JPCIe5-CC PCIe Gen 5 の CC ジッタ 4.9 fs
JPCIe6-CC PCIe Gen 6 の CC ジッタ 3 fs
JPCIe7-CC PCIe Gen 7 の CC ジッタ 2.1 fs
JPCIe2-IR PCIe Gen 2 の IR ジッタ 33.8 fs
JPCIe3-IR PCIe Gen 3 の IR ジッタ 14.1 fs
JPCIe4-IR PCIe Gen 4 の IR ジッタ 14.5 fs
JPCIe5-IR PCIe Gen 5 の IR ジッタ 3.9 fs
JPCIe6-IR PCIe Gen 6 の IR ジッタ 3 fs
JPCIe7-IR PCIe Gen 7 の IR ジッタ 2.1 fs
JPCIe1-CC PCIe Gen 1 の CC ジッタ シングル クロック入力。入力スルーレート ≥ 1.5V/ns。差動入力スイング ≥ 800mV 583.2 fs
JPCIe2-CC PCIe Gen 2 の CC ジッタ 51.3 fs
JPCIe3-CC PCIe Gen 3 の CC ジッタ 16 fs
JPCIe4-CC PCIe Gen 4 の CC ジッタ 16 fs
JPCIe5-CC PCIe Gen 5 の CC ジッタ 6.4 fs
JPCIe6-CC PCIe Gen 6 の CC ジッタ 3.9 fs
JPCIe7-CC PCIe Gen 7 の CC ジッタ 2.8 fs
JPCIe2-IR PCIe Gen 2 の IR ジッタ 41.9 fs
JPCIe3-IR PCIe Gen 3 の IR ジッタ 18.3 fs
JPCIe4-IR PCIe Gen 4 の IR ジッタ 18.9 fs
JPCIe5-IR PCIe Gen 5 の IR ジッタ 5.1 fs
JPCIe6-IR PCIe Gen 6 の IR ジッタ 3.8 fs
JPCIe7-IR PCIe Gen 7 の IR ジッタ 2.6 fs
JPCIe1-CC PCIe Gen 1 の CC ジッタ 両方の入力 (マルチプレクサのみ) にクロックが入力されています。CLK_SEL ピン = Low (CLKIN0 = 100MHz、CLKIN1 = 99.75MHz)、Mid (CLKIN0 = 100MHz、CLKIN1 = 99.75MHz)、または High (CLKIN0 = 99.7MHz、CLKIN1 = 100MHz)。入力スルーレート ≥ 3.5V/ns。差動入力スイング ≥ 1600mV 255.3 517.5 fs
JPCIe2-CC PCIe Gen 2 の CC ジッタ 30 45.3 fs
JPCIe3-CC PCIe Gen 3 の CC ジッタ 8.3 13.7 fs
JPCIe4-CC PCIe Gen 4 の CC ジッタ 8.3 13.7 fs
JPCIe5-CC PCIe Gen 5 の CC ジッタ 2.9 5.5 fs
JPCIe6-CC PCIe Gen 6 の CC ジッタ 2 3.5 fs
JPCIe7-CC PCIe Gen 7 の CC ジッタ 1.4 2.5 fs
JPCIe2-IR PCIe Gen 2 の IR ジッタ 31.9 48.5 fs
JPCIe3-IR PCIe Gen 3 の IR ジッタ 8.8 21.7 fs
JPCIe4-IR PCIe Gen 4 の IR ジッタ 8.8 21.7 fs
JPCIe5-IR PCIe Gen 5 の IR ジッタ 3.4 6.7 fs
JPCIe6-IR PCIe Gen 6 の IR ジッタ 2.8 4.7 fs
JPCIe7-IR PCIe Gen 7 の IR ジッタ 1.4 2.5 fs
JPCIe1-CC PCIe Gen 1 の CC ジッタ 両方の入力 (マルチプレクサのみ) にクロックが入力されています。CLK_SEL ピン = Low (CLKIN0 = 100MHz、CLKIN1 = 99.75MHz)、Mid (CLKIN0 = 100MHz、CLKIN1 = 99.75MHz)、または High (CLKIN0 = 99.7MHz、CLKIN1 = 100MHz)。クロストークを含みます。入力スルーレート ≥ 1.5V/ns。差動入力スイング ≥ 800mV 388.6 669.5 fs
JPCIe2-CC PCIe Gen 2 の CC ジッタ 35.4 57 fs
JPCIe3-CC PCIe Gen 3 の CC ジッタ 10.1 17.1 fs
JPCIe4-CC PCIe Gen 4 の CC ジッタ 10.1 17.1 fs
JPCIe5-CC PCIe Gen 5 の CC ジッタ 3.7 7.4 fs
JPCIe6-CC PCIe Gen 6 の CC ジッタ 2.4 4.4 fs
JPCIe7-CC PCIe Gen 7 の CC ジッタ 1.7 3.1 fs
JPCIe2-IR PCIe Gen 2 の IR ジッタ 35.4 57 fs
JPCIe3-IR PCIe Gen 3 の IR ジッタ 9.8 24 fs
JPCIe4-IR PCIe Gen 4 の IR ジッタ 9.9 24 fs
JPCIe5-IR PCIe Gen 5 の IR ジッタ 4.3 8.6 fs
JPCIe6-IR PCIe Gen 6 の IR ジッタ 3.3 6 fs
JPCIe7-IR PCIe Gen 7 の IR ジッタ 2.3 4.2
JDB2000QL DB2000QL フィルタ 入力スルーレート ≥ 1.5V/ns。差動入力スイング ≥ 800mV(6) 8.7 11.5 fs
入力スルーレート ≥ 3.5V/ns。差動入力スイング ≥ 1600mV(6) 6.5 9 fs
JRMS-additive 加算性 12kHz 〜 20MHz RMS ジッタ f = 100MHz、スルーレート ≥ 3.5V/ns 27.3 37.5 fs
f = 100MHz、スルーレート ≥ 1.5V/ns 37.4 48.5 fs
加算性 12kHz 〜 20MHz RMS ジッタ f = 156.25MHz、スルーレート ≥ 3.5V/ns 21.9 31 fs
f = 156.25MHz、スルーレート ≥ 1.5V/ns 29.4 38.5 fs
加算性 12kHz 〜 70MHz RMS ジッタ f = 156.25MHz、スルーレート ≥ 3.5V/ns 35.1 48.5 fs
f = 156.25MHz、スルーレート ≥ 1.5V/ns 47.1 60.5 fs
加算性 12kHz 〜 20MHz RMS ジッタ f = 312.5MHz、スルーレート ≥ 3.5V/ns 19.3 28 fs
f = 312.5MHz、スルーレート ≥ 1.5V/ns 27.4 39.5 fs
加算性 12kHz 〜 70MHz RMS ジッタ f = 312.5MHz、スルーレート ≥ 3.5V/ns 29.5 41.5 fs
f = 312.5MHz、スルーレート ≥ 1.5V/ns 40.7 58 fs
電源電流特性
IDD,total LMKDB1202 総電源電流 全出力動作時、f0 = 100MHz 41 mA
IDD,total LMKDB1204 総電源電流 全出力動作時、f0 = 100MHz 54 mA
IDD,core LMKDB1202 コア消費電流 ピン PWRGD/PWRDN# = High、全出力無効 25.5 mA
IDD,core LMKDB1204 コア消費電流 ピン PWRGD/PWRDN# = High、全出力無効 25.5 mA
IDDO 出力あたりの出力電源電流 f0 = 100MHz 6.4 mA
f0 = 400MHz 9.2 mA
IPD LMKDB1204、 パワー ダウン電流 ピン PWRGD/PWRDN# = Low 5.6 mA
PSNR 特性
PSNR 電源ノイズ除去、VDD = 3.3V(5) 10kHz ノイズ リップル -93 dBc
50kHz ノイズ リップル -91 dBc
100kHz ノイズ リップル -91 dBc
500kHz ノイズ リップル -95 dBc
1MHz ノイズ リップル -96 dBc
5MHz ノイズ リップル -111 dBc
10MHz ノイズ リップル -99 dBc
電源ノイズ除去、VDD = 1.8V(5) 10kHz ノイズ リップル -85 dBc
50kHz ノイズ リップル -89 dBc
100kHz ノイズ リップル -91 dBc
500kHz ノイズ リップル -93 dBc
1MHz ノイズ リップル -94 dBc
5MHz ノイズ リップル -109 dBc
10MHz ノイズ リップル -97 dBc
I/O の特性
VIH 高入力電圧 2 レベル ロジック入力、VDD = 3.3V ± 10% 2 VDD + 0.3 V
VIL 低入力電圧 -0.3 0.8 V
VIH 高入力電圧 3 レベル ロジック入力、VDD = 3.3V ± 10% 2.4 VDD + 0.3 V
VIM 中入力電圧 1.2 1.8 V
VIL 低入力電圧 -0.3 0.8 V
VIH 高入力電圧 2 レベル ロジック入力、VDD = 1.8V ± 5% 1.3 VDD + 0.3 V
VIL 低入力電圧 -0.3 0.4 V
VIH 高入力電圧 3 レベル ロジック入力、VDD = 1.8V ± 5% 1.3 VDD + 0.3 V
VIM 中入力電圧 0.65 0.95 V
VIL 低入力電圧 -0.3 0.4 V
VOH 出力 HIGH 電圧 SBI_OUT、IOH = -2 mA 2.4 VDD + 0.3 V
VOL 出力 LOW 電圧 SBI_OUT、IOL = 2 mA 0.4 V
IIN 入力リーク電流 CLKINx_P -40 40 µA
CLKINx_N -40 40 µA
内部プルダウン付きシングルエンド入力 -30 30 µA
内部プルダウンなしシングルエンド入力 -5 5 µA
3 レベル ロジック入力 -30 30 µA
RPU,PD シングルエンド入力用内部プルアップ/プルダウン抵抗 120 kΩ
SMBUS の電気的特性
VIH SMB_CLK、SMB_DATA 入力高レベル電圧 0.8 × VDD V
VIL SMB_CLK、SMB_DATA 入力低レベル電圧 0.3 × VDD V
VHYS シュミット トリガ入力のヒステリシス 0.05 × VDD V
VOL SMB_DATA 出力低電圧 IOL = 4mA 0.4 V
ILEAK SMB_CLK、SMB_DATA 入力リーク電流 -10 10 µA
CPIN SMB_CLK、SMB_DATA ピン静電容量 10 pF
(1) PCIe AC テスト負荷
(2) DB2000QL DC テスト負荷
(3) 最初のクロック エッジをタイミング測定に使用。クロック出力は安定するまでミュート。
(4) 入力ピンにおいては、アサートまたはデアサートは、入力電圧が「High」レベルに必要な最小電圧、または「Low」レベルに必要な最大電圧に達した時点で開始されます
(5) 電源ピンはすべて接続されています。0.1µF コンデンサは各電源ピンの近くに配置されています。50mVpp のリップルがデカップリング コンデンサの前段に適用されます。クロック出力でスパー レベルを測定
(6) DB2000QL AC テスト負荷
(7) スルーレートは PCB 配線特性に大きく依存する