JAJSRZ1A November   2023  – February 2024 LMR38025-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 デバイス比較表
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性
    6. 6.6 システム特性
    7. 6.7 代表的特性
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1  固定周波数のピーク電流モード制御
      2. 7.3.2  可変出力電圧
      3. 7.3.3  イネーブル
      4. 7.3.4  スイッチング周波数および同期 (RT / SYNC)
      5. 7.3.5  パワー グッド フラグの出力
      6. 7.3.6  最小オン時間、最小オフ時間、および周波数フォールドバック
      7. 7.3.7  ブートストラップ電圧
      8. 7.3.8  過電流および短絡保護
      9. 7.3.9  ソフト スタート
      10. 7.3.10 サーマル・シャットダウン
    4. 7.4 デバイスの機能モード
      1. 7.4.1 自動モード
      2. 7.4.2 強制 PWM 動作
      3. 7.4.3 ドロップアウト
      4. 7.4.4 最小スイッチ オン時間
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
        1. 8.2.2.1 WEBENCH® ツールによるカスタム設計
        2. 8.2.2.2 スイッチング周波数の選択
        3. 8.2.2.3 可変出力用 FB
        4. 8.2.2.4 インダクタの選択
        5. 8.2.2.5 出力コンデンサの選択
        6. 8.2.2.6 入力コンデンサの選択
        7. 8.2.2.7 CBOOT
        8. 8.2.2.8 外部 UVLO
        9. 8.2.2.9 最大周囲温度
      3. 8.2.3 アプリケーション曲線
    3. 8.3 設計のベスト プラクティス
    4. 8.4 電源に関する推奨事項
    5. 8.5 レイアウト
      1. 8.5.1 レイアウトのガイドライン
        1. 8.5.1.1 グランドと熱に関する考慮事項
      2. 8.5.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイス サポート
      1. 9.1.1 サード・パーティ製品に関する免責事項
      2. 9.1.2 開発サポート
        1. 9.1.2.1 WEBENCH® ツールによるカスタム設計
    2. 9.2 ドキュメントのサポート
      1. 9.2.1 関連資料
    3. 9.3 ドキュメントの更新通知を受け取る方法
    4. 9.4 サポート・リソース
    5. 9.5 商標
    6. 9.6 静電気放電に関する注意事項
    7. 9.7 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

7.3.5 パワー グッド フラグの出力

LMR38025-Q1 のパワー グッド フラグ機能 (PG 出力ピン) は、出力電圧が安定化範囲を外れたときにホスト マイクロプロセッサにアラートを送るフラグとして使用できます。このオープン ドレイン出力は、電流制限条件による出力の安定化範囲逸脱やサーマル シャットダウン イベントなどのフォルト条件で LOW に遷移します。グリッチ フィルタは、出力電圧の短時間の変動 (ラインおよび負荷過渡時など) に対するフラグの誤動作を防止します。tPG よりも短い出力電圧変動では、パワー グッド フラグは立ちません。ソフト スタート イベント中、パワー グッドは Low に保持され、出力電圧が最終的な安定値に達すると解放されることに注意します。

パワー グッド出力はオープン ドレインの NMOS で構成されており、外付けプルアップ抵抗を適切なロジック電源へ接続する必要があります。パワー グッド出力は、必要に応じて 100kΩ 抵抗を介して VCC または VOUT にプルアップすることもできます。この機能が不要な場合は、PG ピンをフローティングのままにする必要があります。EN が Low にプルされると、フラグ出力も Low に強制されます。EN が Low のとき、入力電圧が 2V (標準値) 以上である限り、パワー グッドは有効な状態を維持します。EN が High に戻った場合、出力電圧が最終値に達した後でのみパワー グッドが High になることに注意してください。パワー グッド フラグ ピンへ流れ込む電流は、5mA DC 未満に制限することを推奨します。最大電流は、デバイスがイネーブルのときは約 35mA、デバイスがディセーブルのときは約 65mA に内部的に制限されます。内部電流制限により、この出力に接続されているフィルタ コンデンサの放電時に発生する可能性のある過渡電流からデバイスが保護されます。

GUID-20231103-SS0I-H5P8-W2SQ-MDMWNB493LGQ-low.svg図 7-6 静的パワー グッド動作
GUID-20231103-SS0I-MHCM-GGTC-SV9H54XJKZZC-low.svg図 7-7 パワー グッドのタイミング動作