JAJSO67 january 2023 MCT8329A
PRODUCTION DATA
推奨値 0.1µF の低 ESR セラミック・バイパス・コンデンサを使用して、PVDD ピンを GND (PGND) ピンにバイパスします。このコンデンサは、幅の広いパターン、または PGND ピンに接続されたグランド・プレーンを使用して、PVDD ピンのできるだけ近くに配置してください。また、PVDD ピンは、PVDD の定格を持つバルク・コンデンサを使用してバイパスします。これには電解コンデンサを使用できます。容量は 10µF 以上としてください。
外部 MOSFET 上の高電流パスをバイパスするために、追加のバルク容量が必要です。このバルク容量は、外部 MOSFET を通過する高電流パスの長さが最小となるよう配置する必要があります。接続用の金属パターンはできる限り幅広くし、PCB の層間を多数のビアで接続します。これらの手法により、インダクタンスが最小限に抑えられ、バルク・コンデンサが高電流を伝達できるようになります。
CPL ピンと CPH ピンの間に低 ESR のセラミック・コンデンサを配置します。これには、PVDD の定格を持つ 470nF のタイプ X5R または X7R コンデンサを使用する必要があります。
ゲート駆動経路のループ・インダクタンスを最小化するため、ブートストラップ・コンデンサ (BSTx-SHx) をデバイス・ピンに近づけて配置する必要があります。
タイプ X5R または X7R で 6.3V の定格を持つ 1µF の低 ESR セラミック・コンデンサを使用して、AVDD ピンを AGND ピンにバイパスします。このコンデンサはピンにできる限り近づけて配置し、コンデンサから AGND ピンまでのパスを最短にします。
タイプ X5R または X7R で 4V 以上の定格を持つ 1µF の低 ESR セラミック・コンデンサを使用して、DVDD ピンを GND ピンにバイパスします。このコンデンサはピンにできる限り近づけて配置し、コンデンサから GND ピンまでのパスを最短にします。
タイプ X5R または X7R の定格を持つ適切な低 ESR セラミック・コンデンサを使用して、VREG ピンをバイパスします。
ハイサイドおよびローサイド・ゲート・ドライバのループ長はできるだけ短くします。ハイサイド・ループはデバイスの GHx ピンからハイサイド・パワー MOSFET のゲートまでであり、その後ハイサイド MOSFET のソースを通って SHx ピンへと戻ります。ローサイド・ループはデバイスの GLx ピンからローサイド・パワー MOSFET のゲートまでであり、その後ローサイド MOSFET のソースを通って PGND ピンへと戻ります。
大電力システムを設計する場合、PCB レイアウトの物理的な性質として、システムの性能を低下させるような寄生のインダクタンス、容量、インピーダンスが生じる可能性があります。大電力モーター駆動システムに存在する寄生素子を理解することは、良好な PCB レイアウトによってそれらの影響を緩和するのに役立ちます。詳細については、『大電力モーター・ドライバ・アプリケーションのシステム設計上の考慮事項』および『モーター・ドライバの基板レイアウトのベスト・プラクティス』アプリケーション・ノートを参照してください。
ゲート駆動のパターン (BSTx、GHx、SHX、GLx、LSS) は、寄生インダクタンスおよびインピーダンスを最小化するため、少なくとも 15～20mil の幅で、MOSFET ゲートまでできる限り短く配線する必要があります。これにより、大きなゲート駆動電流を供給し、MOSFET を効果的にターンオンさせ、VGS と VDS を精度よく監視できます。ローサイドのソース (LSS) に生じるインダクタンスを最小化するため、LSS から GND へのローサイド電流を監視するように選定されたシャント抵抗を幅広にします。
電圧オフセットを低減し、ゲート・ドライバの性能を維持するため、各グランドは、ネット・タイまたは幅広の抵抗を使って接続します。本デバイスのサーマル・パッドは、PCB の最上層のグランド・プレーンにはんだ付けする必要があります。複数のビアを使用して最下層の大きなグランド・プレーンに接続する必要があります。大きな金属プレーンと複数のビアを使うと、本デバイス内で発生する熱を放散するのに有利です。放熱性を高めるため、サーマル・パッド・グランドに接続されたグランド領域を、PCB の全層にわたって最大化します。厚い銅のベタ・パターンを使うと、接合部から外気への熱抵抗が下がり、ダイ表面からの放熱性が改善されます。