JAJSO67 january   2023 MCT8329A

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 改訂履歴
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格 (通信機器)
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報 (1 パッケージ)
    5. 6.5 電気的特性
    6. 6.6 スタンダード・モードとファースト・モードの SDA および SCL バスの特性
    7. 6.7 代表的な特性
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1  3 相 BLDC ゲート・ドライバ
      2. 7.3.2  ゲート駆動アーキテクチャ
        1. 7.3.2.1 デッドタイムによるクロス導通の防止
      3. 7.3.3  AVDD リニア電圧レギュレータ
      4. 7.3.4  DVDD 電圧レギュレータ
        1. 7.3.4.1 AVDD から VREG への電力供給
        2. 7.3.4.2 VREG 用の外部電源
        3. 7.3.4.3 VREG 電源用外部 MOSFET
      5. 7.3.5  ローサイド電流検出アンプ
      6. 7.3.6  デバイス・インターフェイス・モード
        1. 7.3.6.1 インターフェイス - 制御と監視
        2. 7.3.6.2 I2C インターフェイス
      7. 7.3.7  モーター制御入力オプション
        1. 7.3.7.1 アナログ・モードのモーター制御
        2. 7.3.7.2 PWM モード・モーター制御
        3. 7.3.7.3 周波数モード・モーター制御
        4. 7.3.7.4 I2C 方式のモーター制御
        5. 7.3.7.5 入力制御信号プロファイル
          1. 7.3.7.5.1 リニア制御プロファイル
          2. 7.3.7.5.2 階段制御プロファイル
          3. 7.3.7.5.3 双方向プロファイル
        6. 7.3.7.6 プロファイラを使わない制御入力の伝達関数
      8. 7.3.8  異なる初期条件でのモーターの起動
        1. 7.3.8.1 ケース 1 – モーターが停止
        2. 7.3.8.2 ケース 2 – モーターが正方向に回転
        3. 7.3.8.3 ケース 3 – モーターが逆方向に回転
      9. 7.3.9  モーターの起動シーケンス (MSS)
        1. 7.3.9.1 初期速度検出 (ISD)
        2. 7.3.9.2 モーターの再同期化
        3. 7.3.9.3 リバース・ドライブ
        4. 7.3.9.4 モーター起動
          1. 7.3.9.4.1 アライン
          2. 7.3.9.4.2 ダブル・アライン
          3. 7.3.9.4.3 初期位置検出 (IPD)
            1. 7.3.9.4.3.1 IPD の動作
            2. 7.3.9.4.3.2 IPD 解放
            3. 7.3.9.4.3.3 IPD アドバンス角度
          4. 7.3.9.4.4 スロー・ファースト・サイクル起動
          5. 7.3.9.4.5 開ループ
          6. 7.3.9.4.6 開ループから閉ループへの遷移
      10. 7.3.10 閉ループ制御
        1. 7.3.10.1 120o 整流
          1. 7.3.10.1.1 ハイサイド変調
          2. 7.3.10.1.2 ローサイド変調
          3. 7.3.10.1.3 混合変調
        2. 7.3.10.2 可変整流
        3. 7.3.10.3 進角制御
        4. 7.3.10.4 閉ループ加速
      11. 7.3.11 速度ループ
      12. 7.3.12 電力ループ
      13. 7.3.13 電圧サージ防止 (AVS)
      14. 7.3.14 出力 PWM スイッチング周波数
      15. 7.3.15 短いスタートアップ時間 (50ms 未満)
        1. 7.3.15.1 BEMF スレッショルド
        2. 7.3.15.2 動的消磁
      16. 7.3.16 迅速な減速
      17. 7.3.17 ダイナミック電圧スケーリング
      18. 7.3.18 モーター停止オプション
        1. 7.3.18.1 コースト (ハイ・インピーダンス) モード
        2. 7.3.18.2 還流モード
        3. 7.3.18.3 ローサイド・ブレーキ
        4. 7.3.18.4 ハイサイド・ブレーキ
        5. 7.3.18.5 アクティブ・スピン・ダウン
      19. 7.3.19 FG 構成
        1. 7.3.19.1 FG 出力周波数
        2. 7.3.19.2 開ループ中の FG
        3. 7.3.19.3 モーター停止時の FG
        4. 7.3.19.4 フォルト中の FG の動作
      20. 7.3.20 保護機能
        1. 7.3.20.1  PVDD 電源低電圧誤動作防止 (PVDD_UV)
        2. 7.3.20.2  AVDD パワーオン・リセット (AVDD_POR)
        3. 7.3.20.3  GVDD 低電圧誤動作防止 (GVDD_UV)
        4. 7.3.20.4  BST 低電圧誤動作防止 (BST_UV)
        5. 7.3.20.5  MOSFET VDS 過電流保護 (VDS_OCP)
        6. 7.3.20.6  VSENSE 過電流保護 (SEN_OCP)
        7. 7.3.20.7  サーマル・シャットダウン (OTSD)
        8. 7.3.20.8  サイクル単位の (CBC) 電流制限 (CBC_ILIMIT)
          1. 7.3.20.8.1 CBC_ILIMIT 自動復帰、次の PWM サイクル (CBC_ILIMIT_MODE = 000xb)
          2. 7.3.20.8.2 CBC_ILIMIT 自動復帰、スレッショルド方式 (CBC_ILIMIT_MODE = 001xb)
          3. 7.3.20.8.3 CBC_ILIMIT 自動復帰、'n' PWM サイクル後 (CBC_ILIMIT_MODE = 010xb)
          4. 7.3.20.8.4 CBC_ILIMIT 通知のみ (CBC_ILIMIT_MODE = 0110b)
          5. 7.3.20.8.5 CBC_ILIMIT 無効 (CBC_ILIMIT_MODE = 0111b または 1xxxb)
        9. 7.3.20.9  ロック検出電流制限 (LOCK_ILIMIT)
          1. 7.3.20.9.1 LOCK_ILIMIT ラッチ付きシャットダウン (LOCK_ILIMIT_MODE = 00xxb)
          2. 7.3.20.9.2 LOCK_ILIMIT 自動復帰 (LOCK_ILIMIT_MODE = 01xxb)
          3. 7.3.20.9.3 LOCK_ILIMIT 通知のみ (LOCK_ILIMIT_MODE = 1000b)
          4. 7.3.20.9.4 LOCK_ILIMIT 無効 (LOCK_ILIMIT_MODE = 1xx1b)
        10. 7.3.20.10 モーター・ロック (MTR_LCK)
          1. 7.3.20.10.1 MTR_LCK ラッチ付きシャットダウン (MTR_LCK_MODE = 00xxb)
          2. 7.3.20.10.2 MTR_LCK 自動復帰 (MTR_LCK_MODE= 01xxb)
          3. 7.3.20.10.3 MTR_LCK 通知のみ (MTR_LCK_MODE = 1000b)
          4. 7.3.20.10.4 MTR_LCK 無効 (MTR_LCK_MODE = 1xx1b)
        11. 7.3.20.11 モーター・ロック検出
          1. 7.3.20.11.1 ロック 1：異常速度 (ABN_SPEED)
          2. 7.3.20.11.2 ロック 2：同期の喪失 (LOSS_OF_SYNC)
          3. 7.3.20.11.3 ロック 3：モーターなしフォルト (NO_MTR)
        12. 7.3.20.12 IPD フォルト
    4. 7.4 デバイスの機能モード
      1. 7.4.1 機能モード
        1. 7.4.1.1 スリープ・モード
        2. 7.4.1.2 スタンバイ・モード
        3. 7.4.1.3 フォルト・リセット (CLR_FLT)
    5. 7.5 外部インターフェイス
      1. 7.5.1 DRVOFF - ゲート・ドライバ・シャットダウン機能
      2. 7.5.2 DAC 出力
      3. 7.5.3 電流検出アンプ出力
      4. 7.5.4 発振器ソース
        1. 7.5.4.1 外部クロック・ソース
    6. 7.6 EEPROM アクセスと I2C インターフェイス
      1. 7.6.1 EEPROM アクセス
        1. 7.6.1.1 EEPROM 書き込み
        2. 7.6.1.2 EEPROM 読み出し
      2. 7.6.2 I2C シリアル・インターフェイス
        1. 7.6.2.1 I2C データ・ワード
        2. 7.6.2.2 I2C 書き込み動作
        3. 7.6.2.3 I2C 読み出し動作
        4. 7.6.2.4 I2C 通信プロトコル・パケットの例
        5. 7.6.2.5 内部バッファ
        6. 7.6.2.6 CRC バイト計算
    7. 7.7 EEPROM (不揮発性) レジスタ・マップ
      1. 7.7.1 Algorithm_Configuration レジスタ
      2. 7.7.2 Fault_Configuration レジスタ
      3. 7.7.3 Hardware_Configuration レジスタ
      4. 7.7.4 Gate_Driver_Configuration レジスタ
    8. 7.8 RAM (揮発性) レジスタ・マップ
      1. 7.8.1 Fault_Status レジスタ
      2. 7.8.2 System_Status レジスタ
      3. 7.8.3 Algo_Control レジスタ
      4. 7.8.4 Device_Control レジスタ
      5. 7.8.5 Algorithm_Variables レジスタ
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 詳細な設計手順
      2. 8.2.2 ブートストラップ・コンデンサと GVDD コンデンサの選択
      3. 8.2.3 VREG 電源用外部 MOSFET の選択
      4. 8.2.4 ゲート駆動電流
      5. 8.2.5 ゲート抵抗の選択
      6. 8.2.6 大電力設計におけるシステムの考慮事項
      7. 8.2.7 コンデンサの電圧定格
      8. 8.2.8 外部出力段部品
      9. 8.2.9 アプリケーション曲線
        1. 8.2.9.1 モーター起動
        2. 8.2.9.2 120o 整流と可変整流
        3. 8.2.9.3 高速起動時間
        4. 8.2.9.4 BEMF スレッショルドの設定
        5. 8.2.9.5 最大速度
        6. 8.2.9.6 より迅速な減速
  10. 9 電源に関する推奨事項
    1. 9.1 バルク容量
  11. 10レイアウト
    1. 10.1 レイアウトのガイドライン
    2. 10.2 レイアウト例
    3. 10.3 熱に関する注意事項
      1. 10.3.1 消費電力
  12. 11デバイスおよびドキュメントのサポート
    1. 11.1 ドキュメントのサポート
      1. 11.1.1 関連資料
    2. 11.2 サポート・リソース
    3. 11.3 商標
    4. 11.4 静電気放電に関する注意事項
    5. 11.5 用語集
  13. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

6.6 スタンダード・モードとファースト・モードの SDA および SCL バスの特性

自由気流での動作温度範囲内 (特に記述のない限り)
パラメータ テスト条件 最小値 公称値 最大値 単位
スタンダード・モード
fSCL SCL クロック周波数 0 100 kHz
tHD_STA (繰り返し) START 条件のホールド時間 この時間が経過すると、最初のクロック・パルスが生成されます。 4 µs
tLOW SCL クロックの Low の時間 4.7 µs
tHIGH SCL クロックの High の時間 4 µs
tSU_STA 繰り返し START 条件のセットアップ時間 4.7 µs
tHD_DAT データ・ホールド時間 (1) I2C バス・デバイス 0 (2) (3) µs
tSU_DAT データ・セットアップ時間 250 ns
tr SDA 信号と SCL 信号の両方の立ち上がり時間 1000 ns
tf SDA 信号と SCL 信号の両方の立ち下がり時間 (2)(5)(6)(7) 300 ns
tSU_STO STOP 条件のセットアップ時間 4 µs
tBUF STOP 条件と START 条件の間のバス解放時間 4.7 µs
Cb 各バス・ラインの容量性負荷 (8) 400 pF
tVD_DAT データ有効時間 (9) 3.45 (3) µs
tVD_ACK データ有効アクノリッジ時間 (10) 3.45 (3) µs
VnL Low レベルでのノイズ・マージン 接続された各デバイスに対して (ヒステリシスを含む) 0.1 * AVDD V
Vnh High レベルでのノイズ・マージン 接続された各デバイスに対して (ヒステリシスを含む) 0.2 * AVDD V
ファースト・モード
fSCL SCL クロック周波数 0 400 kHz
tHD_STA (繰り返し) START 条件のホールド時間 この時間が経過すると、最初のクロック・パルスが生成されます。 0.6 µs
tLOW SCL クロックの Low の時間 1.3 µs
tHIGH SCL クロックの High の時間 0.6 µs
tSU_STA 繰り返し START 条件のセットアップ時間 0.6 µs
tHD_DAT データ・ホールド時間 (1) 0 (2) (3) µs
tSU_DAT データ・セットアップ時間 100 (4) ns
tr SDA 信号と SCL 信号の両方の立ち上がり時間 20 300 ns
tf SDA 信号と SCL 信号の両方の立ち下がり時間 (2)(5)(6)(7) 20 x (AVDD / 5.5V) 300 ns
tSU_STO STOP 条件のセットアップ時間 0.6 µs
tBUF STOP 条件と START 条件の間のバス解放時間 1.3 µs
Cb 各バス・ラインの容量性負荷 (8) 400 pF
tVD_DAT データ有効時間 (9) 0.9 (3) µs
tVD_ACK データ有効アクノリッジ時間 (10) 0.9 (3) µs
VnL Low レベルでのノイズ・マージン 接続された各デバイスに対して (ヒステリシスを含む) 0.1 * AVDD V
Vnh High レベルでのノイズ・マージン 接続された各デバイスに対して (ヒステリシスを含む) 0.2 * AVDD V
(1) tHD_DAT は、SCL の立ち下がりエッジから測定されたデータ・ホールド時間であり、送信中のデータとアクノリッジに適用されます。
(2) SCL 信号の立ち下がりエッジの未定義領域をブリッジするため、デバイスは SDA 信号のために (SCL 信号の VIH(min) を基準として) 300ns 以上のホールド時間を内部的に確保する必要があります。
(3) tHD_DAT の最大値は、スタンダード・モードで 3.45µs、ファースト・モードで 0.9µs ですが、tVD_DAT と tVD_ACK の大きい方より遷移時間の分だけ小さくする必要があります。この最大値を満たす必要があるのは、SCL 信号の Low 期間 (tLOW) を本デバイスがストレッチ (延長) しない場合に限られます。クロックが SCL をストレッチした場合、クロックが解放されるときからセットアップ時間の分だけ前に、データが有効になっている必要があります。
(4) ファースト・モード I2C バス・デバイスは、スタンダード・モード I2C バス・システムでも使えますが、その場合、tSU_DAT 250ns の要件を満たす必要があります。本デバイスが SCL 信号の Low 期間をストレッチしない場合、これは自動的に当てはまります。そのようなデバイスが SCL 信号の Low 期間を延長する場合、SCL ラインが解放されるときより 1250ns (tr(max) + tSU_DAT = 1000ns + 250ns) だけ前に、次のデータ・ビットを SDA ラインに出力する必要があります (スタンダード・モード I2C バス仕様に従って)。アクノリッジのタイミングもこのセットアップ時間を満たす必要があります。
(5) HS モード・デバイスと混在させる場合、より速い立ち下がり時間 (表 10 を参照) が許容されます。
(6) SDA および SCL バス・ラインの立ち下がり時間 (tf) の最大値は 300ns と規定されています。SDA 出力段の立ち下がり時間 (tf) の最大値は 250ns と規定されています。そのため、SDA/SCL ピンと SDA/SCL バス・ラインとの間に直列保護抵抗 (Rs) を接続しても、tf の最大値の規定値を超えません。
(7) ファースト・モード・プラスでは、出力段とバス・タイミングの立ち下がり時間が同じに規定されています。直列抵抗を使用する場合、バスのタイミングを検討する際に設計者はこのことを見込む必要があります。
(8) 許容される最大バス容量は、そのアプリケーションの実際の動作電圧および周波数に応じて、規定値と異なる場合があります。
(9) tVD_DAT = データ信号が必要とする SCL Low から SDA 出力 (High または Low、どちらか長い方) までの時間。
(10) tVD_ACK = アクノリッジ信号が必要とする SCL Low から SDA 出力 (High または Low、どちらか長い方) までの時間。