JAJSDL3D March   2016  – October 2024 SN65DPHY440SS , SN75DPHY440SS

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 Pin Configuration and Functions
  6. 5 Specifications
    1. 5.1 Absolute Maximum Ratings
    2. 5.2 ESD Ratings
    3. 5.3 Recommended Operating Conditions
    4. 5.4 Thermal Information
    5. 5.5 Electrical Characteristics, Power Supply
    6. 5.6 Electrical Characteristics
    7. 5.7 Timing Requirements
    8. 5.8 Switching Characteristics
    9. 5.9 Typical Characteristics
  7. 6 Detailed Description
    1. 6.1 Overview
    2. 6.2 Functional Block Diagram
    3. 6.3 Feature Description
      1. 6.3.1 HS Receive Equalization
      2. 6.3.2 HS TX Edge Rate Control
      3. 6.3.3 TX Voltage Swing and Pre-Emphasis Control
      4. 6.3.4 Dynamic De-skew
    4. 6.4 Device Functional Modes
      1. 6.4.1 Shutdown Mode
      2. 6.4.2 LP Mode
      3. 6.4.3 ULPS Mode
      4. 6.4.4 HS Mode
    5. 6.5 Register Maps
      1. 6.5.1  BIT Access Tag Conventions
      2. 6.5.2  Standard CSR Registers (address = 0x000 - 0x07)
      3. 6.5.3  Standard CSR Register (address = 0x08)
      4. 6.5.4  Standard CSR Register (address = 0x09)
      5. 6.5.5  Standard CSR Register (address = 0x0A)
      6. 6.5.6  Standard CSR Register (address = 0x0B)
      7. 6.5.7  Standard CSR Register (address = 0x0D)
      8. 6.5.8  Standard CSR Register (address = 0x0E)
      9. 6.5.9  Standard CSR Register (address = 0x10) [reset = 0xFF]
      10. 6.5.10 Standard CSR Register (address = 0x11) [reset = 0xFF]
  8. 7 Application and Implementation
    1. 7.1 Application Information,
    2. 7.2 Typical Application, CSI-2 Implementations
      1. 7.2.1 Design Requirements
      2. 7.2.2 Detailed Design Procedure
        1. 7.2.2.1 Reset Implementation
      3. 7.2.3 Application Curves
    3. 7.3 Power Supply Recommendations
    4. 7.4 Layout
      1. 7.4.1 Layout Guidelines
      2. 7.4.2 Layout Example
  9. 8 Device and Documentation Support
    1. 8.1 ドキュメントの更新通知を受け取る方法
    2. 8.2 サポート・リソース
    3. 8.3 Trademarks
    4. 8.4 静電気放電に関する注意事項
    5. 8.5 用語集
  10. 9 Revision History
  11. 10Mechanical, Packaging, and Orderable Information

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

3 概要

DPHY440 は、1～4 レーンおよびクロックの MIPI® DPHY リタイマで、DPHY 信号を再生成します。このデバイスは MIPI® DPHY 1.1 規格に準拠しており、MIPI® CSI-2 または MIPI® DSI アプリケーション用に最大 1.5Gbps のデータレートで使用できます。

このデバイスは、PCB、コネクタ、ケーブル関連の周波数損失と、スイッチング関連の損失を補償し、CSI-2/DSIソースからシンクへの最良の電気的性能を実現します。DPHY440 の DPHY 入力には、設定可能なイコライザが搭載されています。

出力ピンは、デバイスの入力ポートで受け取ったクロックとデータ レーンとの間の不均等なスキューを自動的に補償します。DPHY440 の出力電圧スイングおよびエッジ レートは、それぞれ VSADJ_CFG0 ピンおよび ERC ピンの状態を変更することで調整できます。

DPHY440はモバイル アプリケーションに最適化されており、DPHYリンク インターフェイス上の動作を検出する回路が搭載され、ULPSおよびLP状態では低消費電力モードに移行できます。

SN65DPHY440SS は工業用温度範囲の –40°C～85°C で、SN75DPHY440SS は商業用温度範囲の 0°C～70°C で動作が規定されています。

パッケージ情報
部品番号 パッケージ(1) パッケージ サイズ(2)
SN65DPHY440SS
SN75DPHY440SS		 (WQFN、28) 5.5mm × 3.5mm
(1) 供給されているすべてのパッケージについては、セクション 10 を参照してください。
(2) パッケージ サイズ (長さ × 幅) は公称値であり、該当する場合はピンも含まれます。
SN65DPHY440SS SN75DPHY440SS 概略回路図概略回路図
SN65DPHY440SS SN75DPHY440SS 代表的なアプリケーション代表的なアプリケーション