JAJSFO1G September   2012  – June 2018 SN65DSI84

PRODUCTION DATA.  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
    1.     標準アプリケーション
  4. 4 改訂履歴
  5. 5 Pin Configuration and Functions
    1.     Pin Functions
  6. 6 Specifications
    1. 6.1 Absolute Maximum Ratings
    2. 6.2 EDS Ratings
    3. 6.3 Recommended Operating Conditions
    4. 6.4 Thermal Information
    5. 6.5 Electrical Characteristics
    6. 6.6 Switching Characteristics
  7. 7 Detailed Description
    1. 7.1 Overview
    2. 7.2 Functional Block Diagram
    3. 7.3 Feature Description
      1. 7.3.1 Clock Configurations and Multipliers
      2. 7.3.2 ULPS
      3. 7.3.3 LVDS Pattern Generation
    4. 7.4 Device Functional Modes
      1. 7.4.1 Reset Implementation
      2. 7.4.2 Initialization Sequence
      3. 7.4.3 LVDS Output Formats
      4. 7.4.4 DSI Lane Merging
      5. 7.4.5 DSI Pixel Stream Packets
      6. 7.4.6 DSI Video Transmission Specifications
      7. 7.4.7 Operating Modes
    5. 7.5 Programming
      1. 7.5.1 Local I2C Interface Overview
    6. 7.6 Register Maps
      1. 7.6.1 Control and Status Registers Overview
  8. 8 Application and Implementation
    1. 8.1 Application Information
      1. 8.1.1 Video Stop and Restart Sequence
      2. 8.1.2 Reverse LVDS Pin Order Option
      3. 8.1.3 IRQ Usage
    2. 8.2 Typical Application
      1. 8.2.1 Design Requirements
      2. 8.2.2 Detailed Design Procedure
        1. 8.2.2.1 Example Script
      3. 8.2.3 Application Curve
  9. 9 Power Supply Recommendations
    1. 9.1 VCC Power Supply
    2. 9.2 VCORE Power Supply
  10. 10Layout
    1. 10.1 Layout Guidelines
      1. 10.1.1 Package Specific
      2. 10.1.2 Differential Pairs
      3. 10.1.3 Ground
    2. 10.2 Layout Example
  11. 11デバイスおよびドキュメントのサポート
    1. 11.1 ドキュメントの更新通知を受け取る方法
    2. 11.2 コミュニティ・リソース
    3. 11.3 商標
    4. 11.4 静電気放電に関する注意事項
    5. 11.5 Glossary
  12. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

1 特長

  • MIPI® D-PHYバージョン1.00.00物理レイヤ・フロントエンドおよびDisplay Serial Interface (DSI)バージョン1.02.00を実装
  • シングル・チャネルDSIレシーバは、チャネルごとに1、2、3、4本のD-PHYデータ・レーンとして構成でき、レーンごとに最高1Gbpsで動作
  • 18bppおよび24bppのDSIビデオ・パケットをRGB666およびRGB888フォーマットでサポート
  • WUXGA 1920×1200解像度(60fps、18bppおよび24bppカラー)、および1366×768解像度(60fps、18bppおよび24bpp)に適切
  • FlatLink™出力をシングル・リンクおよびデュアル・リンクLVDS用に構成可能
  • シングル・チャネルDSIからデュアル・リンクLVDSへの動作モードをサポート
  • デュアル・リンクまたはシングル・リンク・モードでのLVDS出力クロック範囲: 25MHz～154MHz
  • LVDSピクセル・クロックはフリーランニングの連続D-PHYクロックまたは外部リファレンス・クロック(REFCLK)により供給可能
  • 1.8VのメインVCC電源
  • 低消費電力機能として、SHUTDOWNモード、低減LVDS出力電圧スイング、同相、MIPI超低消費電力状態(ULPS)をサポート
  • PCB配線を簡素化するため、LVDSチャネルSWAPおよびLVDS PIN順序の反転機能を搭載
  • ESD定格±2kV (HBM)
  • 64ピン、5mm×5mmのBGA (ZQE)パッケージ
  • 温度範囲: -40℃～85℃