JAJSFO1G September   2012  – June 2018 SN65DSI84

PRODUCTION DATA.  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
    1.     標準アプリケーション
  4. 4 改訂履歴
  5. 5 Pin Configuration and Functions
    1.     Pin Functions
  6. 6 Specifications
    1. 6.1 Absolute Maximum Ratings
    2. 6.2 EDS Ratings
    3. 6.3 Recommended Operating Conditions
    4. 6.4 Thermal Information
    5. 6.5 Electrical Characteristics
    6. 6.6 Switching Characteristics
  7. 7 Detailed Description
    1. 7.1 Overview
    2. 7.2 Functional Block Diagram
    3. 7.3 Feature Description
      1. 7.3.1 Clock Configurations and Multipliers
      2. 7.3.2 ULPS
      3. 7.3.3 LVDS Pattern Generation
    4. 7.4 Device Functional Modes
      1. 7.4.1 Reset Implementation
      2. 7.4.2 Initialization Sequence
      3. 7.4.3 LVDS Output Formats
      4. 7.4.4 DSI Lane Merging
      5. 7.4.5 DSI Pixel Stream Packets
      6. 7.4.6 DSI Video Transmission Specifications
      7. 7.4.7 Operating Modes
    5. 7.5 Programming
      1. 7.5.1 Local I2C Interface Overview
    6. 7.6 Register Maps
      1. 7.6.1 Control and Status Registers Overview
  8. 8 Application and Implementation
    1. 8.1 Application Information
      1. 8.1.1 Video Stop and Restart Sequence
      2. 8.1.2 Reverse LVDS Pin Order Option
      3. 8.1.3 IRQ Usage
    2. 8.2 Typical Application
      1. 8.2.1 Design Requirements
      2. 8.2.2 Detailed Design Procedure
        1. 8.2.2.1 Example Script
      3. 8.2.3 Application Curve
  9. 9 Power Supply Recommendations
    1. 9.1 VCC Power Supply
    2. 9.2 VCORE Power Supply
  10. 10Layout
    1. 10.1 Layout Guidelines
      1. 10.1.1 Package Specific
      2. 10.1.2 Differential Pairs
      3. 10.1.3 Ground
    2. 10.2 Layout Example
  11. 11デバイスおよびドキュメントのサポート
    1. 11.1 ドキュメントの更新通知を受け取る方法
    2. 11.2 コミュニティ・リソース
    3. 11.3 商標
    4. 11.4 静電気放電に関する注意事項
    5. 11.5 Glossary
  12. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

3 概要

DSIからFlatLink™へのブリッジであるSN65DSI84は、シングル・チャネルのMIPI® D-PHYレシーバ・フロントエンド構成で、チャネルごとに4レーンがあり、それぞれ1Gbpsで動作し、最大入力帯域幅は4Gbpsです。このブリッジはMIPI® DSI 18bpp RGB666および24bpp RGB888パケットをデコードし、フォーマットされたビデオ・データ・ストリームを、25MHz～154MHzのピクセル・クロックで動作するFlatLink™互換のLVDS出力に変換して、リンクごとに4つのデータ・レーンを持つデュアル・リンクLVDS、またはシングル・リンクLVDSインターフェイスを提供します。

SN65DSI84デバイスは、WUXGA 1920×1200、毎秒60フレーム、最大24ビット/ピクセルに最適です。DSIとLVDSのインターフェイス間のデータ・ストリーム・ミスマッチに適応するため、部分的なライン・バッファが実装されています。

SN65DSI84デバイスは産業用準拠のインターフェイス・テクノロジで設計されており、広範なマイクロプロセッサと互換性があり、低スイングLVDS出力や、MIPI®定義の超低消費電力状態(ULPS)サポートなど、多様な電力管理機能が設計に組み入れられています。

SN65DSI84は外形の小さな5mm×5mm、0.5mmピッチのBGAパッケージに実装されており、-40℃～85℃の温度範囲で動作します。

製品情報(1)

型番 パッケージ 本体サイズ（公称）
SN65DSI84 BGA MICROSTAR JUNIOR (64) 5.00mm×5.00mm
  1. 利用可能なすべてのパッケージについては、このデータシートの末尾にある注文情報を参照してください。

標準アプリケーション

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