JAJST94A February   2010  – March 2024 SN65MLVD040

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1  絶対最大定格
    2. 5.2  推奨動作条件
    3. 5.3  熱特性
    4. 5.4  パッケージ定格消費電力
    5. 5.5  デバイスの電気的特性
    6. 5.6  ドライバの電気的特性
    7. 5.7  レシーバの電気的特性
    8. 5.8  バス入力および出力の電気的特性
    9. 5.9  ドライバ スイッチング特性
    10. 5.10 レシーバのスイッチング特性
    11. 5.11 代表的特性
  7. 6 パラメータ測定情報
    1. 6.1 等価な入力および出力回路図
  8. 7 アプリケーションと実装
    1. 7.1 アプリケーション情報
      1. 7.1.1 ソース同期システム クロック (SSSC)
        1. 7.1.1.1 活線挿抜 / グリッチのない電源オン / オフ
  9. 8 デバイスおよびドキュメントのサポート
    1. 8.1 ドキュメントのサポート
    2. 8.2 ドキュメントの更新通知を受け取る方法
    3. 8.3 サポート・リソース
    4. 8.4 商標
    5. 8.5 静電気放電に関する注意事項
    6. 8.6 用語集
  10. 9 改訂履歴
  11. 10メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

3 概要

SN65MLVD040 は、TIA/EIA-899 (M-LVDS) 規格に完全準拠してマルチポイント低電圧差動信号を送受信するための 4 つの半二重トランシーバを備えており、最高 250Mbps の信号速度で動作するよう最適化されています。ドライバ出力は、最小 30 Ω の負荷を供給するマルチポイント バスをサポートするように設計されており、バックプレーンの伝送ラインからスタブをオフにできるように、制御された遷移時間が組み込まれています。

M-LVDS 規格では、Type-1 および Type-2 という 2 種類のレシーバが定義されています。Type-1 レシーバは、ゼロを中心とするスレッショルドで、25mV のヒステリシスを設けて、入力が失われた場合の出力発振を防止します。 Type-2 レシーバは、オフセット スレッショルドを使用してフェイルセーフを実装しています。xFSEN ピンを使用して、各チャネルの Type-1 および Type-2 レシーバを選択します。さらに、ドライバの立ち上がり時間と立ち下がり時間は 1ns～2ns であり、M-LVDS 規格に準拠して 250Mbps での動作を実現すると同時に、バス上にスタブも備えています。レシーバ出力はスルーレート制御されているため、大きな電流サージに伴う EMI およびクロストークの影響を低減できます。M-LVDS 規格ではバス上に 32 のノードを接続でき、低い同相モードを許容できる場合や、より速い信号速度が必要な場合に、RS-485 の高速な代替となります。

ドライバ ロジック入力とレシーバ ロジック出力は、一部のトランシーバ デザインのように互いに接続されるのではなく、個別のピンに配置されています。ドライバには個別のイネーブル (DE) があり、レシーバ (RE) も同様です。このようにロジック入力、ロジック出力、イネーブル ピンを個別に配置することで、listen-while-talking 動作が可能になります。これらのデバイスは、-40℃～85℃での動作が規定されています。

パッケージ情報
部品番号 パッケージ (1) パッケージ サイズ
SN65MLVD040RGZR VQFN (RGZ) 7 x 7、0.5mm ピッチ
SN65MLVD040RGZT VQFN (RGZ) 7 x 7、0.5mm ピッチ
(1) 利用可能なすべてのパッケージについては、データシートの末尾にある注文情報を参照してください。